JPS6228518B2 - - Google Patents
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- G—PHYSICS
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
発明の技術的背景
本発明は半導体メモリ・デバイスに係り、更に
具体的に云うと、本発明は行列に配置した多数の
メモリ・セルよりなる不揮発性のROM（リー
ド・オンリー・メモリ）に係る。更に具体的に云
うと、本発明は不揮発記憶機能を与えるフローテ
イング・ゲートFETを用いるタイプのROMに係
る。本発明が関連する一般的なタイプのデバイス
はEAROS（Electrically Alterable Read Only
Storage）メモリとして知られる。 この一般的なタイプのEAROSに於いては、各
メモリ・セルのFETのフローテイング・ゲート
に記憶される電荷は論理レベル即ちデータ１もし
くは０を表わすために用いられる。メモリの特定
のセルがアドレスされる場合、フローテイング・
ゲートの電荷の状態がそのゲートを構成要素とす
るFETのチヤネルが導通状態となるかあるいは
ならないかを、ひいては選択されたセルを流れる
電流の量を決定する。 フローテイング・ゲートへ及び該ゲートから電
荷を移すための技術が多く知られている。（ここ
で用いられる様に、フローテイング・ゲートの充
電は“プログラミング”として、フローテイン
グ・ゲートからの電荷の除去は“消去
（Erasing）”と称せられる。）“An Electrically
Alterable ROM and It Doesn′t Use Nitride”
J.W.Kelly et al.、Electronics、December、
1976、第101頁にはアバランシエ電子注入を用い
てプログラミングを行ない、消去をアバランシエ
正孔注入を用いて行なうROMが開示されてい
る。R.G.Muller等の“Electrically
Alterable819.2B：ｔ Ｎ−Channel MOS
PROM”、ISSCC Proceedings、February1977、
第188頁にはプログラミングのために熱電子注入
を、消去のためにFowler−Nordheimエミツシヨ
ンを用いる装置が示されている。USP4119995及
び“An Electrically Alterable Nonvolatile
Memory Cell Using ａ Floating Gate
Structure”、IEEE JSSC、April1979、第498頁
にはプロミングに熱電子注入を、消去に酸化導通
（トンネリング）を用いるメモリが示される。
USP4099196にはプログラミング及び消去の両方
に酸化導通を用いるメモリ・セルが示されてい
る。 これらの技法に於いては夫々比較的大きな負の
電荷がフローテイング・ゲートに記憶されるとい
う共通の欠点がある。フローテイング・ゲートの
比較的大きな負電荷によつて、セル寸法に関する
下限、よつて達成しうるセル密度に対する限度が
存在する。 この問題を理解するために、メモリ・セルのト
ランジスタのN+P接合の降伏電圧ＢVN-Pが次式で
決定される事を示す。 BVN-P＝MVFG＋BVFG（０） （Physics and Technology of Semiconductor
Devices、A.S.Grove、Wiley、November1967を
参照されたい）上記式において、ＶFGはフローテ
ング・ゲート電圧、Ｍは１に近い定数及びBVFG
（０）はゼロ・ゲート降伏電圧である。 デバイスの寸法を縮小し、所望のセル密度を達
成するために、各セルの各トランジスタのドーピ
ング・レベル及び接合深さを対応させて縮小し、
BVFG（０）の項を小さくする事が必要である。
プログラミングの際にフローテイング・ゲートへ
移された負の電荷によつてＶFGの項が負になる。
上記の式から、ＶFGの項を小さくする事によつ
て、メモリ・セルのトランジスタのN+P接合及び
N+拡散領域に印加しうる最大の許容しうる電圧
が減じる事が容易に理解される。よつて、上記の
従来のメモリのメモリ・セルにおいては、フロー
テイング・ゲートの負電荷によつて、セル寸法に
対する下限は破壊が生じない様に設定しなければ
ならない。 これと同じ問題が存在するメモリ・セル構造体
の他の例がJohnson等の“16K EE−PROM
Relies on Tunneling for Byte Erasable
Program Storage”、Electronics、February28、
1980及びUSP4209849に開示されている。そこに
示されているメモリ・セルにおいては、ポリシリ
コン導体間に形成された、下方のポリシリコン導
体（フローテイング・ゲート）及びデバイスの基
板間のコンデンサのキヤパシタンスに較べて相対
的に大きいキヤパシタンスを有するコンデンサが
用いられる。その様な高いキヤパシタンス比はプ
ログラミング及び消去の際に前者のコンデンサに
おいて十分に大きい電界を生ぜしめるために必要
である。両方の場合におけるセル寸法はより大き
いコンデンサの寸法が相対的に大型である事によ
つて制限される。 Giebelの“An 8K EEPROM Using the
Simos Storage Cell”IEEE JSSC、June1980
においては前述のMuller等の論文と同様にフロー
テイングゲートを熱電子注入によつてプログラム
し、Fowler−Nordheimトンネリングを用いて消
去する技術が示されている。この技術においては
プログラミング及び消去に相当高い電力を要し、
よつて前述のJohnson等の技法及びUSP4209849
の技法より好ましくないと考える。更にGiebelの
技法はプログラミング及び消去をデバイスの
FETゲート領域の異なつた場所で行なわなけれ
ばならない。これによつて対向する電界が存在し
ない状態で２つの別々の位置に於いて電荷キヤリ
ヤのトラツピングを行なう事になり、よつてトラ
ツピングが行なわれない状態を生じるのでこの解
法は更に不利となる。 Hagiwara等の“Ａ 16K Bit Electrically
Erasable PROM Using Ｎ−Channel Si−Gate
MNOS Technology”IEEE JSSC、June1980に
おいては、MNOSを用いる不揮発性メモリ・セル
が開示されている。MNOSデバイスのデータ保持
能力はフローテイング・ゲート・デバイスよりも
よくない。更に、標準の高速論理デバイスを作る
のに通常用いる技術でもつてMNOSデバイスを作
るのは不可能である。よつて標準の高速論理技術
で製造したマイクロプロセツサの様なデバイスと
共にMNSOデバイスを集積する場合、重大な製造
上の問題が生じることになる。 不揮発性RAMがDiMaria等の“Dual−Electron
Injector−Structure Electrically Alterable
Read−Only Memory Model Studies”、IEEE
Transactions on Electron Devices、Vol.ED−
28、No.9、September1981等に示される。このメ
モリ・デバイスは制御ゲート及びフローテイング
多結晶シリコン・ゲート間にDEIS（Dual
Electron Injector Stack）材が配置されたチヤ
ネルMOSトランジスタよりなるセル構造体を用
いている。書込は制御ゲートに負電圧を印加する
事によつて行なわれる。この負電圧によつて、
DEIS材の最上部のシリコンに富んだSiO2インジ
エクタ層からフローテイング・ポリシリコン層へ
の電子の注入が生じる。同様に、制御ゲートに正
の電圧を印加し、電子をDEIS材のの底部のシリ
コンに富んだSiO2インジエクタ層からフローテ
イング多結晶層へ注入する事によつて消去が行な
われる。 DEIS材を通して電荷がフローテイング・ゲー
トへ移されるフローテイング・ゲートFETを用
いるメモリ・セルの他の例がいくつかの特許出願
に見られる。 従つて本発明の目的は前記の欠点を有しない不
揮発性セルよりなるメモリを提供することにあ
る。 本発明の他の目的は従来技術よりもセル寸法を
小さくしうるメモリ・デバイスを提供することで
ある。 本発明の更に他の目的は破壊電圧が減じられ、
プログラミング及び消去を比較的低電圧で行ない
うるメモリ・セルを提供することにある。 本発明の概要 本発明の目的は正電荷でもつてフローテイン
グ・ゲートのプログラミングを行ないうるフロー
テイング・ゲートFETを夫々が有するメモリ・
セルを用いるメモリ・アレイによつて達成され
る。正のプログラミング電荷を用いることによつ
て、破壊電圧における減少がなく、よつてトラン
ジスタのN+拡散領域へ印加しうる電圧の減少が
ない。 本発明によつて、アレイ内における各列及び行
毎にワード線及び第１、第２のビツト線を有する
メモリ・アレイが提供される。アレイの各セル
は、セルが配置されるアレイ中の行の２つのビツ
ト線間に標準の単一ゲートFETと直列に接続さ
れたフローテイング・ゲートFETからなる。ア
レイの各セルは第１のコンデンサがフローテイン
グ・ゲート・トランジスタのフローテイング・ゲ
ートとその基板との間に形成され、第２のコンデ
ンサがフローテイング・ゲートとアレイのセルの
各々に共通に接続されたプログラミング制御線と
の間に形成される。第３のコンデンサはフローテ
イング・ゲートとフローテイング・ゲート・トラ
ンジスタのドレイン、更に標準的なFETのソー
スとの間に結合される。標準的FETのゲートは
セルが配置される列に対するワード線へ結合され
る。 第２コンデンサの誘電材のためにDEIS材が用
いられる。フローテイング・ゲートのプログラミ
ングは標準的FETをオンにし、直列に組合わさ
れた第２及び第３のコンデンサを通して制御線及
びプログラミング・ビツト線間に電流を流す事に
よつて達成される。構成されたメモリ・セルに於
いては、フローテイング・ゲートをプログラムす
る為に正の電荷が用いられる。 実施例の説明 第１図に、本発明に従つて構成されたメモリ・
アレイの部分の図が示されている。第１図では２
つの列及び行に２個宛配列された同じ構造の４個
のメモリ・セル１０が示される。実際には更に多
数のメモリ・セルが用いられる事は云うまでもな
い。 メモリ・セルは夫々Ｘ及びＹ方向に行及び列状
に配列されている。各行について、読取ビツト線
（Ｂ／Ｌ−Ｒ）j，（Ｂ／Ｌ−Ｒ）j+1，……及びプロ
グラミング・ビツト線（Ｂ／Ｌ−Ｐ）j，（Ｂ／Ｌ
−Ｐ）j+1……が設けられており、各列に対して、
単一のワード線（Ｗ／Ｌ）i，（Ｗ／Ｌ）i+1……が設
けられている。 図の上部左手の部分に示されるメモリ・セル１
０（他のセルの構造、動作は同じである）につい
て説明する。 メモリ・セル１０はフローテイング・ゲート
FET ＱFGと、直列に接続された標準的FET ＱX
とを有し、読取ビツト線（Ｂ／Ｌ−Ｒ）jへトラン
ジスタＱFGのソースが接続され、該トランジスタ
のドレインがトランジスタＱXのソースへ接続さ
れ、該トランジスタのドレインがプログラミン
グ・ビツト線（Ｂ／Ｌ−Ｐ）jへ接続されている。
トランジスタＱXのゲートはワード線（Ｗ／Ｌ）i
へ接続される。 トランジスタＱFCのフローテイング・ゲートの
両側に２つのコンデンサC1及びC2が形成され
る。コンデンサC1はフローテイング・ゲート２
４とトランジスタＱFGの基板におるチヤネルとの
間に形成される。コンデンサC2はフローテイン
グ・ゲート２４と制御線CR２へ接続される上方
の制御電極の間に形成される。コンデンサC2の
誘電体はDEIS材でもつて少くても部分的に形成
される。第３のコンデンサC3はフローテイン
グ・ゲート２４と夫々トランジスタＱFG及びＱX
の相互接続されたドレイ及びソースとの間に接続
される。 読取ビツト線（Ｂ／Ｌ−Ｒ）jはビツト線付勢ト
ランジスタＱy(j)−Ｒ及びトランジスタQ4を介し
て感知増幅器へ接続され、プログラミング・ビツ
ト線（Ｂ／Ｌ−Ｐ）jはトランジスタＱy(j)−Ｐを
介してデププレツシヨン形トランジスタQ5及び
エンハンスメント形トランジススタQ6よりなる
データ駆動回路へ接続される。 並列接続のトランジスタＱ２−１及びＱ３−１
はプログラミング・ビツト線（Ｂ／Ｌ−Ｐ）jと接
地電位との間に接続される。トランジスタＱ２−
１はエンハンスメント形デバイスであり、トラン
ジスタＱ３−１はデフレツシヨン形デバイスであ
る。トランジスタＱ３−１のゲートは接地され、
トランジスタＱ２−１のゲートは第３の制御線
CR３へ接続されている。 読取ビツト線（Ｂ／Ｌ−Ｒ）jもまたエンハンス
メント形トランジスタＱ１−１（ゲートは制御線
CR１へ接続されている）を介して接地される。
別の制御線CR４−１はトランジスタＱy(j)−Ｒ
及びＱy(j)−Ｒの両方のゲートへ接続されてお
り、制御線CR５はトランジスタQ4のゲートへ接
続され、制御線CR６はデータ駆動回路のトラン
ジスタQ5のソースへ接続されている。 第２図にコンデンサC2の誘電体を形成する
DEIS材のlog −特性曲線を示す。DEIS材
にかかる電圧が逆方向導通電圧ＶRC及び順方向導
通電圧ＶFCの間に来ると、それを通して電流が流
れず、DEIS材は非常に良好な絶縁体としてふる
まう。ＶRC及びＶFC間の電圧領域外では、DEIS
材は導電性を呈し、抵抗は印加電圧の強度に依存
する。 次に第１図のメモリ・アレイの動作を説明す
る。 消去モードにおいては、制御線CR１及びCR３
を付勢することによつてトランジスタＱ１−１及
びＱ２−１をオン状態にし、よつて読取ビツト線
（Ｂ／Ｌ−Ｒ）j及びプログラミング・ビツト線
（Ｂ／Ｌ−Ｐ）jの両方を接地させる。プログラミ
ング／消去制御線として働らく制御線CR２を例
えば20ないし24ボルトの範囲の高い正電圧にす
る。この場合のコンデンサC2を介するフローテ
イング・ゲート２４に対する容量結合によつてフ
ローテイング・ゲート・トランジスタＱFGはオン
状態となり、よつてトランジスタＱXの導通状態
に関係なく節点Ａが接地される。アドレスされる
列に対するワード線（Ｗ／Ｌ）iを除く全てのワー
ド線はオフ状態即ちデータ０状態である。アドレ
スされた列におけるセルに対応するワード線
（Ｗ／Ｌ）iはオン状態即ちデータ１状態にあり、
よつてトランジスタＱXはオンであり、節点Ａは
トランジスタＱFG及びＱXの両方を介して接地電
位に維持される。 消去モードの上記の状態に対してメモリ・セル
１０のコンデンサ回路の等価回路を第３図に示
す。コンデンサC2にかかる電圧ＶC2は次式で示さ
れる。 ＶC2＝（Ｃ１＋Ｃ３）ＶＥ−ｑＳ／Ｃ１＋Ｃ２＋
Ｃ３ ここで、ｑSはフローテイング・ゲート上の電
荷である。同様にして、接地電位に対するフロー
テイング・ゲートの電圧ＶFGは次式で示される。 ＶFG＝Ｃ２ＶＥ＋ｑＳ／Ｃ１＋Ｃ２＋Ｃ３ フローテイング・ゲートに記憶された電荷を求
めると、 ｑS＝（C1＋C3）ＶE−（C1＋C2＋C3）ＶC2 となる。 キヤパシタンスの値及び印加電圧を適当に選ぶ
事によつて、フローテイング・ゲートに任意所望
の電荷を記憶することができる。消去された状態
においては全てのフローテイング・ゲートに正の
電荷が生じる。 プログラミング・モードにおいては、制御線
CR１及びCR５を接地する事によつてトランジス
タＱ１−１及びＱ４をオフ状態にする。これによ
つて、読取ビツト線（Ｂ／Ｌ−Ｒ）jはフロート状
態となる。制御線CR３を接地することによつて
トランジスタＱ２−１をオフ状態にする。しか
し、プログラミング・ビツト線（Ｂ／Ｌ−Ｐ）jは
デプレツシヨン・モード・トランジスタＱ３−１
によつて形成される低電流源を介して接地電位へ
わずかに引かれる。プロミング／消去制御線CR
２は例えば−８ないし−10ボルトの範囲の負電圧
に保持される。次にビツト線デコーダがトランジ
スタＱy(j)−Ｒ及びＱy(j)−Ｐをオンに転ずる様
にセツトされる。ここでプログラミング・ビツト
線（Ｂ／Ｌ−Ｐ）はトランジスタＱ６のゲートに
加えられる入来データによつて制御される。この
場合に於いて制御線CR６に比較的高いプログラ
ミング電圧ＶPPが印加される。もしもデータがデ
ータ１即ち論理１の状態にあるならば、電圧ＶPP
はトランジスタＱXを介してコンデンサC3の一方
の側へ印加される。もしもデータが０状態である
ならば、トランジスタＱXへ接続されたコンデン
サC3の側部は接地される。 プログラミング・モードにおいて上記のように
設定されたセル１０の等価回路が第４図に示され
ている。プログラミング動作の開始時に、読取ビ
ツト線（Ｂ／Ｌ−Ｒ）jの浮遊（Stray）キヤパシ
タンスに、フローテイング・ゲート電圧のレベル
よりも低いFET閾値電圧に等しい電圧まで充電
がなされる。そして、第２コンデンサC2が導通
し始めると、フローテイング・ゲート電圧ＶFG
は、読取ビツト線（Ｂ／Ｌ−Ｒ）jの浮遊キヤパシ
タンスのリーク放電の速度よりも高速で低下す
る。この事実により、コンデンサC1は、トラン
ジスタＱXを介してプログラミング／消去制御線
CR２及びプログラミング・ビツト線（Ｂ／Ｌ−
Ｐ）jの間を流れる電流に対してほとんど影響を及
ぼさない。それゆえ、この場合、コンデンサC2
及びC3のキヤパシタンスのみが重要である。デ
ータ０またはデータ１のプログラミング動作は、
第１図の節点Ａに対応する第４図のＶD端子を介
して行なわれる。データ１のプログラミングの場
合は、トランジスタＱX（第１図）を介してＶDに
正の電圧ＶPPが到来し、これによりコンデンサ
C3を介してトランジスタＱFGののフローテイン
グ・ゲート２４（第１図）に電荷ｑS-1が蓄えら
れる。 一方、データ０のプログラミングの場合は、ト
ランジスタＱXを介してＶDが接地され、これによ
りコンデンサC3を介してトランジスタＱFGのフ
ローテイング・ゲート２４から放電が行なわれる
ので、フローテイング・ゲート２４に蓄えられた
電荷は上記ｑS-1よりも小さいｑS-0となる。 読取モードに於いては、ワード線（Ｗ／Ｌ）iが
正電圧にセツトさされ、トランジスタＱXを導通
させ、よつてコンデンサC3の一方の側及びフロ
ーテイング・ゲート・トランジスタＱFGのドレイ
ンを接地させる。これはトランジスタＱ２−１が
制御線CR３の付勢によつて接地されるからであ
る。更に制御線CR４−１も付勢され、これによ
つてトランジスタＱy(j)−Ｒ及びＱy(j)−Ｐがオ
ン状態となり、よつて読取ビツト線（Ｂ／Ｌ−
Ｒ）jをトランジスタＱ４を介して感知増幅器へ接
続する。この場合制御線CR５もまた正である。 プログラミング／消去制御線CR２は読取動作
の際には接地される。即ち、フローテイング・ゲ
ート２４の電圧はそこに記憶された電荷ｑSの量
によつて決定される。ｑS-1のフローテイング・
ゲートの電荷に対して、フローテイング・ゲー
ト・トランジスタＱFGはオフ状態にあり、よつて
トランジスタＱy(j)−Ｒ及びＱ４を介してのビツ
ト線感知増幅器へのオープン回路が生じる。一
方、ｑS-0のフローテイング・ゲート電荷に対し
ては、フローテイング・ゲート・トランジスタＱ
FGはオンに転じ、よつて読取ビツト線（Ｂ／Ｌ−
Ｒ）jを接地させる。ビツト線（Ｂ／Ｌ−Ｒ）jを介
して感知電流を流す様にする事によつて、感知増
幅器はトランジスタＱFGのチヤネルの抵抗からフ
ローテイング・ゲート２４に記憶された電荷の状
態、よつてメモリ・セル１０に記憶されたデータ
の状態を判定する事ができる。 第６Ａ図ないし第６Ｅ図は第１図のメモリ・ア
レイのセルの製造プロセスを示す。第７図は第１
図のメモリ・セル１０の回路図である。第６Ａ図
ないし第６Ｅ図と対応する様な参照番号が用いら
れる。 まず第６Ａ図に示される様に、セルの能動領域
を画定する様に領域２１内にあけた窪んだ酸化物
の層２２によつてセル領域を画定する。窪んだ酸
化物層２２はアレイ内の他のセルからそのセルを
分離する様に働く。酸化物層２２の形成後、領域
２３内にマスクを通して特別な拡散を行なう。こ
の特別な拡散（イオン注入を用いてもよい）の目
的はコンデンサC3の下方プレート部を形成する
事である。適当な領域において酸化物層を付着
し、エツチングしたのち、トランジスタＱFGのフ
ローテイング・ゲート２４及びトランジスタＱX
２５のゲートを形成するためにポリシリコン層２
４及び２５を付着する。FET ＱXのゲートを形
成するポリシリコン層２５は対応するワード線へ
接続する様にセルの外部まで伸びている。 ポリシリコンで被覆されない領域２１にはＱFG
のソース拡散領域２６、ＱXのドレイン拡散領域
２７及びＱFG及びＱXの共通拡散領域を形成する
ために後程イオン注入を行なう。 これに続いて、第６Ｃ図に示される様に、
DEIS材の部分２８をフローテイング・ゲート層
２４の上に形成する。第６Ｄ図に示す様に、
DEIS部分２８の上部表面に対する接点が次に付
着するポリシリコン層２９によつて設けられる。
ポリシリコン層２９は制御線CR２に対して接続
される様にセルの外へ伸びている。 最後に、第６Ｅ図に示す様に、更に絶縁性酸化
物の層を付着、エツチングしたのち、FET ＱX
のドレイン領域２７及びフローテイング・ゲー
ト・トランジスタＱFGのソース領域へ接続される
様に金属線３０及び３１を形成する。第８図は第
６Ｅ図のＸ−Ｘに沿う断面図であり、第９図Ｙ−
Ｙに沿う断面図である。 前に説明したように、本発明のメモリ・セル及
びメモリ・デバイスは０ないし正の電荷領域をフ
ローテイング・ゲートのプログラミングに用いる
ことができる。このことが有利である理由は、前
述のBVN-P＝MVFG＋BVFG(0)という式を参照す
ることによつて理解される。すなわち、従来にお
いてはＶFGが負の領域あつたので降伏電圧BVN-P
が低くなる傾向にあつたが、本発明によりＶFGが
正の領域にあることが可能となると、上記の式に
おいてMVFGという項がBVN-Pを増加させるよう
に寄与するので、降伏電圧の増大がもたされるこ
とが見てとれる。そして、セルの降伏電圧の増大
は、セル寸法を小さくすることを可能とする。 本発明は更に他の利点を有する。具体的に云う
と、コンデンサC3の誘電体のために薄いゲート
酸化物層を用いる事はコンデンサC3のキヤパシ
タンス値を容易に大きくしうる点で有利である。
更に、コンデンサC1及びC2の垂直配列は２つの
コンデンサのうちの最大のものが、より厳密なプ
ロセス制御を実施しうる底部の上にある点で有利
である。これは更にセル寸法の縮小にもつなが
る。更に他の利点はプログラミング／消去制御線
が基板内の拡散部にけつして接触せず、よつて拡
散部に対してより低い電圧をも印加しうる点にあ
る。例えば、好ましい実施例に於ける共通拡散部
はこれに対して約＋10ボルトよりも高い電圧を印
加する必要がないのである。 ２重ビツト線を用いる事もまた本発明独自の利
点である。従来技術における様にもしも単一ビツ
ト線が用いられるならば、読取りの性能の劣化及
びフローテイング・ゲート・トランジスタのため
の閾値窓の効果の減少が生じる。また、もしも単
一ビツト線が用いられて読取動作において接地さ
れるならば、コンデンサC3は加算された効果に
よつてデバイスの動作の遅速化をまねくMillerタ
イプのコンデンサとして働らくであろう。
具体的に云うと、本発明は行列に配置した多数の
メモリ・セルよりなる不揮発性のROM（リー
ド・オンリー・メモリ）に係る。更に具体的に云
うと、本発明は不揮発記憶機能を与えるフローテ
イング・ゲートFETを用いるタイプのROMに係
る。本発明が関連する一般的なタイプのデバイス
はEAROS（Electrically Alterable Read Only
Storage）メモリとして知られる。 この一般的なタイプのEAROSに於いては、各
メモリ・セルのFETのフローテイング・ゲート
に記憶される電荷は論理レベル即ちデータ１もし
くは０を表わすために用いられる。メモリの特定
のセルがアドレスされる場合、フローテイング・
ゲートの電荷の状態がそのゲートを構成要素とす
るFETのチヤネルが導通状態となるかあるいは
ならないかを、ひいては選択されたセルを流れる
電流の量を決定する。 フローテイング・ゲートへ及び該ゲートから電
荷を移すための技術が多く知られている。（ここ
で用いられる様に、フローテイング・ゲートの充
電は“プログラミング”として、フローテイン
グ・ゲートからの電荷の除去は“消去
（Erasing）”と称せられる。）“An Electrically
Alterable ROM and It Doesn′t Use Nitride”
J.W.Kelly et al.、Electronics、December、
1976、第101頁にはアバランシエ電子注入を用い
てプログラミングを行ない、消去をアバランシエ
正孔注入を用いて行なうROMが開示されてい
る。R.G.Muller等の“Electrically
Alterable819.2B：ｔ Ｎ−Channel MOS
PROM”、ISSCC Proceedings、February1977、
第188頁にはプログラミングのために熱電子注入
を、消去のためにFowler−Nordheimエミツシヨ
ンを用いる装置が示されている。USP4119995及
び“An Electrically Alterable Nonvolatile
Memory Cell Using ａ Floating Gate
Structure”、IEEE JSSC、April1979、第498頁
にはプロミングに熱電子注入を、消去に酸化導通
（トンネリング）を用いるメモリが示される。
USP4099196にはプログラミング及び消去の両方
に酸化導通を用いるメモリ・セルが示されてい
る。 これらの技法に於いては夫々比較的大きな負の
電荷がフローテイング・ゲートに記憶されるとい
う共通の欠点がある。フローテイング・ゲートの
比較的大きな負電荷によつて、セル寸法に関する
下限、よつて達成しうるセル密度に対する限度が
存在する。 この問題を理解するために、メモリ・セルのト
ランジスタのN+P接合の降伏電圧ＢVN-Pが次式で
決定される事を示す。 BVN-P＝MVFG＋BVFG（０） （Physics and Technology of Semiconductor
Devices、A.S.Grove、Wiley、November1967を
参照されたい）上記式において、ＶFGはフローテ
ング・ゲート電圧、Ｍは１に近い定数及びBVFG
（０）はゼロ・ゲート降伏電圧である。 デバイスの寸法を縮小し、所望のセル密度を達
成するために、各セルの各トランジスタのドーピ
ング・レベル及び接合深さを対応させて縮小し、
BVFG（０）の項を小さくする事が必要である。
プログラミングの際にフローテイング・ゲートへ
移された負の電荷によつてＶFGの項が負になる。
上記の式から、ＶFGの項を小さくする事によつ
て、メモリ・セルのトランジスタのN+P接合及び
N+拡散領域に印加しうる最大の許容しうる電圧
が減じる事が容易に理解される。よつて、上記の
従来のメモリのメモリ・セルにおいては、フロー
テイング・ゲートの負電荷によつて、セル寸法に
対する下限は破壊が生じない様に設定しなければ
ならない。 これと同じ問題が存在するメモリ・セル構造体
の他の例がJohnson等の“16K EE−PROM
Relies on Tunneling for Byte Erasable
Program Storage”、Electronics、February28、
1980及びUSP4209849に開示されている。そこに
示されているメモリ・セルにおいては、ポリシリ
コン導体間に形成された、下方のポリシリコン導
体（フローテイング・ゲート）及びデバイスの基
板間のコンデンサのキヤパシタンスに較べて相対
的に大きいキヤパシタンスを有するコンデンサが
用いられる。その様な高いキヤパシタンス比はプ
ログラミング及び消去の際に前者のコンデンサに
おいて十分に大きい電界を生ぜしめるために必要
である。両方の場合におけるセル寸法はより大き
いコンデンサの寸法が相対的に大型である事によ
つて制限される。 Giebelの“An 8K EEPROM Using the
Simos Storage Cell”IEEE JSSC、June1980
においては前述のMuller等の論文と同様にフロー
テイングゲートを熱電子注入によつてプログラム
し、Fowler−Nordheimトンネリングを用いて消
去する技術が示されている。この技術においては
プログラミング及び消去に相当高い電力を要し、
よつて前述のJohnson等の技法及びUSP4209849
の技法より好ましくないと考える。更にGiebelの
技法はプログラミング及び消去をデバイスの
FETゲート領域の異なつた場所で行なわなけれ
ばならない。これによつて対向する電界が存在し
ない状態で２つの別々の位置に於いて電荷キヤリ
ヤのトラツピングを行なう事になり、よつてトラ
ツピングが行なわれない状態を生じるのでこの解
法は更に不利となる。 Hagiwara等の“Ａ 16K Bit Electrically
Erasable PROM Using Ｎ−Channel Si−Gate
MNOS Technology”IEEE JSSC、June1980に
おいては、MNOSを用いる不揮発性メモリ・セル
が開示されている。MNOSデバイスのデータ保持
能力はフローテイング・ゲート・デバイスよりも
よくない。更に、標準の高速論理デバイスを作る
のに通常用いる技術でもつてMNOSデバイスを作
るのは不可能である。よつて標準の高速論理技術
で製造したマイクロプロセツサの様なデバイスと
共にMNSOデバイスを集積する場合、重大な製造
上の問題が生じることになる。 不揮発性RAMがDiMaria等の“Dual−Electron
Injector−Structure Electrically Alterable
Read−Only Memory Model Studies”、IEEE
Transactions on Electron Devices、Vol.ED−
28、No.9、September1981等に示される。このメ
モリ・デバイスは制御ゲート及びフローテイング
多結晶シリコン・ゲート間にDEIS（Dual
Electron Injector Stack）材が配置されたチヤ
ネルMOSトランジスタよりなるセル構造体を用
いている。書込は制御ゲートに負電圧を印加する
事によつて行なわれる。この負電圧によつて、
DEIS材の最上部のシリコンに富んだSiO2インジ
エクタ層からフローテイング・ポリシリコン層へ
の電子の注入が生じる。同様に、制御ゲートに正
の電圧を印加し、電子をDEIS材のの底部のシリ
コンに富んだSiO2インジエクタ層からフローテ
イング多結晶層へ注入する事によつて消去が行な
われる。 DEIS材を通して電荷がフローテイング・ゲー
トへ移されるフローテイング・ゲートFETを用
いるメモリ・セルの他の例がいくつかの特許出願
に見られる。 従つて本発明の目的は前記の欠点を有しない不
揮発性セルよりなるメモリを提供することにあ
る。 本発明の他の目的は従来技術よりもセル寸法を
小さくしうるメモリ・デバイスを提供することで
ある。 本発明の更に他の目的は破壊電圧が減じられ、
プログラミング及び消去を比較的低電圧で行ない
うるメモリ・セルを提供することにある。 本発明の概要 本発明の目的は正電荷でもつてフローテイン
グ・ゲートのプログラミングを行ないうるフロー
テイング・ゲートFETを夫々が有するメモリ・
セルを用いるメモリ・アレイによつて達成され
る。正のプログラミング電荷を用いることによつ
て、破壊電圧における減少がなく、よつてトラン
ジスタのN+拡散領域へ印加しうる電圧の減少が
ない。 本発明によつて、アレイ内における各列及び行
毎にワード線及び第１、第２のビツト線を有する
メモリ・アレイが提供される。アレイの各セル
は、セルが配置されるアレイ中の行の２つのビツ
ト線間に標準の単一ゲートFETと直列に接続さ
れたフローテイング・ゲートFETからなる。ア
レイの各セルは第１のコンデンサがフローテイン
グ・ゲート・トランジスタのフローテイング・ゲ
ートとその基板との間に形成され、第２のコンデ
ンサがフローテイング・ゲートとアレイのセルの
各々に共通に接続されたプログラミング制御線と
の間に形成される。第３のコンデンサはフローテ
イング・ゲートとフローテイング・ゲート・トラ
ンジスタのドレイン、更に標準的なFETのソー
スとの間に結合される。標準的FETのゲートは
セルが配置される列に対するワード線へ結合され
る。 第２コンデンサの誘電材のためにDEIS材が用
いられる。フローテイング・ゲートのプログラミ
ングは標準的FETをオンにし、直列に組合わさ
れた第２及び第３のコンデンサを通して制御線及
びプログラミング・ビツト線間に電流を流す事に
よつて達成される。構成されたメモリ・セルに於
いては、フローテイング・ゲートをプログラムす
る為に正の電荷が用いられる。 実施例の説明 第１図に、本発明に従つて構成されたメモリ・
アレイの部分の図が示されている。第１図では２
つの列及び行に２個宛配列された同じ構造の４個
のメモリ・セル１０が示される。実際には更に多
数のメモリ・セルが用いられる事は云うまでもな
い。 メモリ・セルは夫々Ｘ及びＹ方向に行及び列状
に配列されている。各行について、読取ビツト線
（Ｂ／Ｌ−Ｒ）j，（Ｂ／Ｌ−Ｒ）j+1，……及びプロ
グラミング・ビツト線（Ｂ／Ｌ−Ｐ）j，（Ｂ／Ｌ
−Ｐ）j+1……が設けられており、各列に対して、
単一のワード線（Ｗ／Ｌ）i，（Ｗ／Ｌ）i+1……が設
けられている。 図の上部左手の部分に示されるメモリ・セル１
０（他のセルの構造、動作は同じである）につい
て説明する。 メモリ・セル１０はフローテイング・ゲート
FET ＱFGと、直列に接続された標準的FET ＱX
とを有し、読取ビツト線（Ｂ／Ｌ−Ｒ）jへトラン
ジスタＱFGのソースが接続され、該トランジスタ
のドレインがトランジスタＱXのソースへ接続さ
れ、該トランジスタのドレインがプログラミン
グ・ビツト線（Ｂ／Ｌ−Ｐ）jへ接続されている。
トランジスタＱXのゲートはワード線（Ｗ／Ｌ）i
へ接続される。 トランジスタＱFCのフローテイング・ゲートの
両側に２つのコンデンサC1及びC2が形成され
る。コンデンサC1はフローテイング・ゲート２
４とトランジスタＱFGの基板におるチヤネルとの
間に形成される。コンデンサC2はフローテイン
グ・ゲート２４と制御線CR２へ接続される上方
の制御電極の間に形成される。コンデンサC2の
誘電体はDEIS材でもつて少くても部分的に形成
される。第３のコンデンサC3はフローテイン
グ・ゲート２４と夫々トランジスタＱFG及びＱX
の相互接続されたドレイ及びソースとの間に接続
される。 読取ビツト線（Ｂ／Ｌ−Ｒ）jはビツト線付勢ト
ランジスタＱy(j)−Ｒ及びトランジスタQ4を介し
て感知増幅器へ接続され、プログラミング・ビツ
ト線（Ｂ／Ｌ−Ｐ）jはトランジスタＱy(j)−Ｐを
介してデププレツシヨン形トランジスタQ5及び
エンハンスメント形トランジススタQ6よりなる
データ駆動回路へ接続される。 並列接続のトランジスタＱ２−１及びＱ３−１
はプログラミング・ビツト線（Ｂ／Ｌ−Ｐ）jと接
地電位との間に接続される。トランジスタＱ２−
１はエンハンスメント形デバイスであり、トラン
ジスタＱ３−１はデフレツシヨン形デバイスであ
る。トランジスタＱ３−１のゲートは接地され、
トランジスタＱ２−１のゲートは第３の制御線
CR３へ接続されている。 読取ビツト線（Ｂ／Ｌ−Ｒ）jもまたエンハンス
メント形トランジスタＱ１−１（ゲートは制御線
CR１へ接続されている）を介して接地される。
別の制御線CR４−１はトランジスタＱy(j)−Ｒ
及びＱy(j)−Ｒの両方のゲートへ接続されてお
り、制御線CR５はトランジスタQ4のゲートへ接
続され、制御線CR６はデータ駆動回路のトラン
ジスタQ5のソースへ接続されている。 第２図にコンデンサC2の誘電体を形成する
DEIS材のlog −特性曲線を示す。DEIS材
にかかる電圧が逆方向導通電圧ＶRC及び順方向導
通電圧ＶFCの間に来ると、それを通して電流が流
れず、DEIS材は非常に良好な絶縁体としてふる
まう。ＶRC及びＶFC間の電圧領域外では、DEIS
材は導電性を呈し、抵抗は印加電圧の強度に依存
する。 次に第１図のメモリ・アレイの動作を説明す
る。 消去モードにおいては、制御線CR１及びCR３
を付勢することによつてトランジスタＱ１−１及
びＱ２−１をオン状態にし、よつて読取ビツト線
（Ｂ／Ｌ−Ｒ）j及びプログラミング・ビツト線
（Ｂ／Ｌ−Ｐ）jの両方を接地させる。プログラミ
ング／消去制御線として働らく制御線CR２を例
えば20ないし24ボルトの範囲の高い正電圧にす
る。この場合のコンデンサC2を介するフローテ
イング・ゲート２４に対する容量結合によつてフ
ローテイング・ゲート・トランジスタＱFGはオン
状態となり、よつてトランジスタＱXの導通状態
に関係なく節点Ａが接地される。アドレスされる
列に対するワード線（Ｗ／Ｌ）iを除く全てのワー
ド線はオフ状態即ちデータ０状態である。アドレ
スされた列におけるセルに対応するワード線
（Ｗ／Ｌ）iはオン状態即ちデータ１状態にあり、
よつてトランジスタＱXはオンであり、節点Ａは
トランジスタＱFG及びＱXの両方を介して接地電
位に維持される。 消去モードの上記の状態に対してメモリ・セル
１０のコンデンサ回路の等価回路を第３図に示
す。コンデンサC2にかかる電圧ＶC2は次式で示さ
れる。 ＶC2＝（Ｃ１＋Ｃ３）ＶＥ−ｑＳ／Ｃ１＋Ｃ２＋
Ｃ３ ここで、ｑSはフローテイング・ゲート上の電
荷である。同様にして、接地電位に対するフロー
テイング・ゲートの電圧ＶFGは次式で示される。 ＶFG＝Ｃ２ＶＥ＋ｑＳ／Ｃ１＋Ｃ２＋Ｃ３ フローテイング・ゲートに記憶された電荷を求
めると、 ｑS＝（C1＋C3）ＶE−（C1＋C2＋C3）ＶC2 となる。 キヤパシタンスの値及び印加電圧を適当に選ぶ
事によつて、フローテイング・ゲートに任意所望
の電荷を記憶することができる。消去された状態
においては全てのフローテイング・ゲートに正の
電荷が生じる。 プログラミング・モードにおいては、制御線
CR１及びCR５を接地する事によつてトランジス
タＱ１−１及びＱ４をオフ状態にする。これによ
つて、読取ビツト線（Ｂ／Ｌ−Ｒ）jはフロート状
態となる。制御線CR３を接地することによつて
トランジスタＱ２−１をオフ状態にする。しか
し、プログラミング・ビツト線（Ｂ／Ｌ−Ｐ）jは
デプレツシヨン・モード・トランジスタＱ３−１
によつて形成される低電流源を介して接地電位へ
わずかに引かれる。プロミング／消去制御線CR
２は例えば−８ないし−10ボルトの範囲の負電圧
に保持される。次にビツト線デコーダがトランジ
スタＱy(j)−Ｒ及びＱy(j)−Ｐをオンに転ずる様
にセツトされる。ここでプログラミング・ビツト
線（Ｂ／Ｌ−Ｐ）はトランジスタＱ６のゲートに
加えられる入来データによつて制御される。この
場合に於いて制御線CR６に比較的高いプログラ
ミング電圧ＶPPが印加される。もしもデータがデ
ータ１即ち論理１の状態にあるならば、電圧ＶPP
はトランジスタＱXを介してコンデンサC3の一方
の側へ印加される。もしもデータが０状態である
ならば、トランジスタＱXへ接続されたコンデン
サC3の側部は接地される。 プログラミング・モードにおいて上記のように
設定されたセル１０の等価回路が第４図に示され
ている。プログラミング動作の開始時に、読取ビ
ツト線（Ｂ／Ｌ−Ｒ）jの浮遊（Stray）キヤパシ
タンスに、フローテイング・ゲート電圧のレベル
よりも低いFET閾値電圧に等しい電圧まで充電
がなされる。そして、第２コンデンサC2が導通
し始めると、フローテイング・ゲート電圧ＶFG
は、読取ビツト線（Ｂ／Ｌ−Ｒ）jの浮遊キヤパシ
タンスのリーク放電の速度よりも高速で低下す
る。この事実により、コンデンサC1は、トラン
ジスタＱXを介してプログラミング／消去制御線
CR２及びプログラミング・ビツト線（Ｂ／Ｌ−
Ｐ）jの間を流れる電流に対してほとんど影響を及
ぼさない。それゆえ、この場合、コンデンサC2
及びC3のキヤパシタンスのみが重要である。デ
ータ０またはデータ１のプログラミング動作は、
第１図の節点Ａに対応する第４図のＶD端子を介
して行なわれる。データ１のプログラミングの場
合は、トランジスタＱX（第１図）を介してＶDに
正の電圧ＶPPが到来し、これによりコンデンサ
C3を介してトランジスタＱFGののフローテイン
グ・ゲート２４（第１図）に電荷ｑS-1が蓄えら
れる。 一方、データ０のプログラミングの場合は、ト
ランジスタＱXを介してＶDが接地され、これによ
りコンデンサC3を介してトランジスタＱFGのフ
ローテイング・ゲート２４から放電が行なわれる
ので、フローテイング・ゲート２４に蓄えられた
電荷は上記ｑS-1よりも小さいｑS-0となる。 読取モードに於いては、ワード線（Ｗ／Ｌ）iが
正電圧にセツトさされ、トランジスタＱXを導通
させ、よつてコンデンサC3の一方の側及びフロ
ーテイング・ゲート・トランジスタＱFGのドレイ
ンを接地させる。これはトランジスタＱ２−１が
制御線CR３の付勢によつて接地されるからであ
る。更に制御線CR４−１も付勢され、これによ
つてトランジスタＱy(j)−Ｒ及びＱy(j)−Ｐがオ
ン状態となり、よつて読取ビツト線（Ｂ／Ｌ−
Ｒ）jをトランジスタＱ４を介して感知増幅器へ接
続する。この場合制御線CR５もまた正である。 プログラミング／消去制御線CR２は読取動作
の際には接地される。即ち、フローテイング・ゲ
ート２４の電圧はそこに記憶された電荷ｑSの量
によつて決定される。ｑS-1のフローテイング・
ゲートの電荷に対して、フローテイング・ゲー
ト・トランジスタＱFGはオフ状態にあり、よつて
トランジスタＱy(j)−Ｒ及びＱ４を介してのビツ
ト線感知増幅器へのオープン回路が生じる。一
方、ｑS-0のフローテイング・ゲート電荷に対し
ては、フローテイング・ゲート・トランジスタＱ
FGはオンに転じ、よつて読取ビツト線（Ｂ／Ｌ−
Ｒ）jを接地させる。ビツト線（Ｂ／Ｌ−Ｒ）jを介
して感知電流を流す様にする事によつて、感知増
幅器はトランジスタＱFGのチヤネルの抵抗からフ
ローテイング・ゲート２４に記憶された電荷の状
態、よつてメモリ・セル１０に記憶されたデータ
の状態を判定する事ができる。 第６Ａ図ないし第６Ｅ図は第１図のメモリ・ア
レイのセルの製造プロセスを示す。第７図は第１
図のメモリ・セル１０の回路図である。第６Ａ図
ないし第６Ｅ図と対応する様な参照番号が用いら
れる。 まず第６Ａ図に示される様に、セルの能動領域
を画定する様に領域２１内にあけた窪んだ酸化物
の層２２によつてセル領域を画定する。窪んだ酸
化物層２２はアレイ内の他のセルからそのセルを
分離する様に働く。酸化物層２２の形成後、領域
２３内にマスクを通して特別な拡散を行なう。こ
の特別な拡散（イオン注入を用いてもよい）の目
的はコンデンサC3の下方プレート部を形成する
事である。適当な領域において酸化物層を付着
し、エツチングしたのち、トランジスタＱFGのフ
ローテイング・ゲート２４及びトランジスタＱX
２５のゲートを形成するためにポリシリコン層２
４及び２５を付着する。FET ＱXのゲートを形
成するポリシリコン層２５は対応するワード線へ
接続する様にセルの外部まで伸びている。 ポリシリコンで被覆されない領域２１にはＱFG
のソース拡散領域２６、ＱXのドレイン拡散領域
２７及びＱFG及びＱXの共通拡散領域を形成する
ために後程イオン注入を行なう。 これに続いて、第６Ｃ図に示される様に、
DEIS材の部分２８をフローテイング・ゲート層
２４の上に形成する。第６Ｄ図に示す様に、
DEIS部分２８の上部表面に対する接点が次に付
着するポリシリコン層２９によつて設けられる。
ポリシリコン層２９は制御線CR２に対して接続
される様にセルの外へ伸びている。 最後に、第６Ｅ図に示す様に、更に絶縁性酸化
物の層を付着、エツチングしたのち、FET ＱX
のドレイン領域２７及びフローテイング・ゲー
ト・トランジスタＱFGのソース領域へ接続される
様に金属線３０及び３１を形成する。第８図は第
６Ｅ図のＸ−Ｘに沿う断面図であり、第９図Ｙ−
Ｙに沿う断面図である。 前に説明したように、本発明のメモリ・セル及
びメモリ・デバイスは０ないし正の電荷領域をフ
ローテイング・ゲートのプログラミングに用いる
ことができる。このことが有利である理由は、前
述のBVN-P＝MVFG＋BVFG(0)という式を参照す
ることによつて理解される。すなわち、従来にお
いてはＶFGが負の領域あつたので降伏電圧BVN-P
が低くなる傾向にあつたが、本発明によりＶFGが
正の領域にあることが可能となると、上記の式に
おいてMVFGという項がBVN-Pを増加させるよう
に寄与するので、降伏電圧の増大がもたされるこ
とが見てとれる。そして、セルの降伏電圧の増大
は、セル寸法を小さくすることを可能とする。 本発明は更に他の利点を有する。具体的に云う
と、コンデンサC3の誘電体のために薄いゲート
酸化物層を用いる事はコンデンサC3のキヤパシ
タンス値を容易に大きくしうる点で有利である。
更に、コンデンサC1及びC2の垂直配列は２つの
コンデンサのうちの最大のものが、より厳密なプ
ロセス制御を実施しうる底部の上にある点で有利
である。これは更にセル寸法の縮小にもつなが
る。更に他の利点はプログラミング／消去制御線
が基板内の拡散部にけつして接触せず、よつて拡
散部に対してより低い電圧をも印加しうる点にあ
る。例えば、好ましい実施例に於ける共通拡散部
はこれに対して約＋10ボルトよりも高い電圧を印
加する必要がないのである。 ２重ビツト線を用いる事もまた本発明独自の利
点である。従来技術における様にもしも単一ビツ
ト線が用いられるならば、読取りの性能の劣化及
びフローテイング・ゲート・トランジスタのため
の閾値窓の効果の減少が生じる。また、もしも単
一ビツト線が用いられて読取動作において接地さ
れるならば、コンデンサC3は加算された効果に
よつてデバイスの動作の遅速化をまねくMillerタ
イプのコンデンサとして働らくであろう。
第１図はメモリ・アレイの図、第２図はlog
−特性曲線の図、第３図ないし第５図はメモ
リ・セルの等価回路の図、第６Ａ図ないし第６Ｅ
図はメモリ・アレイのセルを形成するステツプを
示す図、第７図及び第８，９図はメモリ・セルの
断面図である。 １０……メモリ・セル、２４……フローテイン
グ・ゲート、ＱFG……フローテイング・ゲート・
トランジスタ、ＱX……標準型FET、（Ｗ／Ｌ）i…
…ワード線、（Ｂ／Ｌ−Ｒ）i……読取ビツト線、
（Ｂ／Ｌ−Ｒ）j……プログラミング・ビツト線、
CR１〜CR６……制御線。
−特性曲線の図、第３図ないし第５図はメモ
リ・セルの等価回路の図、第６Ａ図ないし第６Ｅ
図はメモリ・アレイのセルを形成するステツプを
示す図、第７図及び第８，９図はメモリ・セルの
断面図である。 １０……メモリ・セル、２４……フローテイン
グ・ゲート、ＱFG……フローテイング・ゲート・
トランジスタ、ＱX……標準型FET、（Ｗ／Ｌ）i…
…ワード線、（Ｂ／Ｌ−Ｒ）i……読取ビツト線、
（Ｂ／Ｌ−Ｒ）j……プログラミング・ビツト線、
CR１〜CR６……制御線。
Claims (1)
- 【特許請求の範囲】 １ 行及び列に配列された複数個の下記構成を有
するメモリ・セルよりなるメモリ・アレイ。 (イ) 上記セルが配置される上記アレイの行のプロ
グラミング・ビツト線へドレインが接続され、
上記セルが配置される上記アレイの列に対する
ワード線へゲートが接続された第１のFET。 (ロ) 上記第１のFETのソースへドレインが接続
され、上記セルが配置される上記アレイの上記
行に対する読取ビツト線へソースが接続された
２重ゲート・タイプの第２のFET。 (ハ) 上記第２のFETのフローテイング・ゲート
及び半導体基板の間に形成された第１のコンデ
ンサ。 (ニ) 上記フローテイング・ゲートと上記アレイ中
の他のセルの上部電極へ共通に接続された制御
線に結合される上部電極との間に形成された第
２のコンデンサ。 (ホ) 上記フローテイング・ゲートと上記相互に接
続された第１のFETのソース及び上記第２の
FETのドレインとの間に結合された第３のコ
ンデンサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/350,530 US4486859A (en) | 1982-02-19 | 1982-02-19 | Electrically alterable read-only storage cell and method of operating same |
| US350530 | 1982-02-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58143498A JPS58143498A (ja) | 1983-08-26 |
| JPS6228518B2 true JPS6228518B2 (ja) | 1987-06-20 |
Family
ID=23377116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58003622A Granted JPS58143498A (ja) | 1982-02-19 | 1983-01-14 | メモリ・アレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4486859A (ja) |
| EP (1) | EP0087012B1 (ja) |
| JP (1) | JPS58143498A (ja) |
| DE (1) | DE3380330D1 (ja) |
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|---|---|---|---|---|
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-
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Also Published As
| Publication number | Publication date |
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