JPS62285434A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62285434A JPS62285434A JP61129482A JP12948286A JPS62285434A JP S62285434 A JPS62285434 A JP S62285434A JP 61129482 A JP61129482 A JP 61129482A JP 12948286 A JP12948286 A JP 12948286A JP S62285434 A JPS62285434 A JP S62285434A
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- Japan
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- substrate
- chip
- lead frame
- bumps
- bonding
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/29—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
■０発明の詳細な説明
イ、産業上の利用分野
本発明は半導体装置に関し、特に半導体集積回路（ｒｃ
）チップの実装技術によるＩＣパッケージ構造に関する
ものである。
）チップの実装技術によるＩＣパッケージ構造に関する
ものである。
口、従来技術
従来のＩＣパッケージ構造によれば、第５図のように、
ＩＣチップ１をリードフレーム２ （具体的にはマウン
トパッド３又はマウント部）上にマウントし、ＩＣチッ
プ１の各ボンディングパ・ンド４を対応するリードフレ
ームに個々にワイヤ５でボンディングし、更に樹脂矛モ
ールドで全体をパフケージングしている。
ＩＣチップ１をリードフレーム２ （具体的にはマウン
トパッド３又はマウント部）上にマウントし、ＩＣチッ
プ１の各ボンディングパ・ンド４を対応するリードフレ
ームに個々にワイヤ５でボンディングし、更に樹脂矛モ
ールドで全体をパフケージングしている。
しかしながら、こうしたボンディング方式では、特にＩ
Ｃの多ビン化に伴ない、ＩＣチップとリードフレームと
の接続が非常に困難となる。 即ち、リードフレーム２
はその製造上、及びワイヤボンディングの都合上、最小
ピ・ノチに物理的限界がある。 このため、ＩＣチップ
１に形成されるアクチイプ領域ｌａ自体は小さくてもポ
ンディングパッド４相互の間隔は小さくできず、結果と
してＩＣチップ１の面積を小さくできない。 また、チ
ップ１の面積を小さくしようとすれば、バッド４とリー
ドフレーム２との距離が長くなってワイヤ５が垂れ下っ
たり、樹脂の流し込み時に切断し易くなる。
Ｃの多ビン化に伴ない、ＩＣチップとリードフレームと
の接続が非常に困難となる。 即ち、リードフレーム２
はその製造上、及びワイヤボンディングの都合上、最小
ピ・ノチに物理的限界がある。 このため、ＩＣチップ
１に形成されるアクチイプ領域ｌａ自体は小さくてもポ
ンディングパッド４相互の間隔は小さくできず、結果と
してＩＣチップ１の面積を小さくできない。 また、チ
ップ１の面積を小さくしようとすれば、バッド４とリー
ドフレーム２との距離が長くなってワイヤ５が垂れ下っ
たり、樹脂の流し込み時に切断し易くなる。
この問題点を解消するために、第６図のように、ビーム
リード２に対してバンプ６を用いてＩＣチップ１を接続
するギヤングボンド（Ｔ Ａ Ｂ （ＴａｐｅＡｕｔｏ
ｍａｔｅｄ Ｂｏｎｄｉｎｇ）の一種〕による種々の
方法が提案されているが、次のような問題が生じる。
リード２に対してバンプ６を用いてＩＣチップ１を接続
するギヤングボンド（Ｔ Ａ Ｂ （ＴａｐｅＡｕｔｏ
ｍａｔｅｄ Ｂｏｎｄｉｎｇ）の一種〕による種々の
方法が提案されているが、次のような問題が生じる。
（１）、バンプ６をＡｕめっきで形成する際、チップ１
にダメージを与えてしまう。
にダメージを与えてしまう。
（２）、ボンディング時に、熱膨張係数の大きいビーム
リード２が伸縮を生じてＩＣチップ１がボンディングし
難く、しかも離脱し易くなり、信頼性が低下する。
リード２が伸縮を生じてＩＣチップ１がボンディングし
難く、しかも離脱し易くなり、信頼性が低下する。
（３）、ビームリード２がチップ１のエツジに接触し易
い。
い。
（４）、不良チップにもバンプ６を形成することになる
ので、コスト高になる。
ので、コスト高になる。
ハ０発明の目的
本発明の目的は、容易かつ信頼性良く、低コストにボン
ディング可能であり、しかも半導体チップの多ビン化又
はチップサイズの小型化にも対応できる半導体装置を提
供することにある。
ディング可能であり、しかも半導体チップの多ビン化又
はチップサイズの小型化にも対応できる半導体装置を提
供することにある。
二１発明の構成
即ち、本発明は、半導体チップがバンプを介して別の基
体上に接続され、この別の基体とリードフレームとがボ
ンディングされることによって前記半導体チップと前記
リードフレームとが接続されている半導体装置に係るも
のである。
体上に接続され、この別の基体とリードフレームとがボ
ンディングされることによって前記半導体チップと前記
リードフレームとが接続されている半導体装置に係るも
のである。
ホ、実施例
以下、本発明の実施例を詳細に説明する。
第１図〜第４図は、本発明によるＩＣチップパッケージ
構造の一例を示すものである。
構造の一例を示すものである。
本実施例においては、第１図及び第２図のように、ＩＣ
チップ１１が第２のく別の）シリコン基板２１上に形成
したＡｕバンプ１６を介してフェイスダウン方式で基板
２１にマウントされ、更にこの基板２１にメタライジン
グ技術で形成されたＡｎパッド２０、Ａｌ配線２２、Ａ
Ｉパッド２３を介し、ワイヤ１５によるボンディングで
リードフレーム１２に接続されている。 この場合、基
板２１はエポキシ樹脂等のペースト２４でリードフレー
ム１２のマウントパッド１３に接着固定されている。
ここで、上記の基板２１としては、例えば低コストのＰ
−型の＜１１１ ＞シリコン単結晶基板が使用可能であ
り、またその表面には保護膜（例えば通常のＳｉＯ□等
の絶縁膜）が形成され、この保護膜によってＡｌのうち
なお、第１図中の一点鎖線２５はモールド樹脂で全体が
固められる状態を示している。
チップ１１が第２のく別の）シリコン基板２１上に形成
したＡｕバンプ１６を介してフェイスダウン方式で基板
２１にマウントされ、更にこの基板２１にメタライジン
グ技術で形成されたＡｎパッド２０、Ａｌ配線２２、Ａ
Ｉパッド２３を介し、ワイヤ１５によるボンディングで
リードフレーム１２に接続されている。 この場合、基
板２１はエポキシ樹脂等のペースト２４でリードフレー
ム１２のマウントパッド１３に接着固定されている。
ここで、上記の基板２１としては、例えば低コストのＰ
−型の＜１１１ ＞シリコン単結晶基板が使用可能であ
り、またその表面には保護膜（例えば通常のＳｉＯ□等
の絶縁膜）が形成され、この保護膜によってＡｌのうち
なお、第１図中の一点鎖線２５はモールド樹脂で全体が
固められる状態を示している。
このようにパッケージングを行なうことによって、次の
如き顕著に優れた利点が得られる。
如き顕著に優れた利点が得られる。
（１１、ＩＣチップｌはバンプ１６によるフェイスダウ
ンで一旦別の基板２１にマウントされ、この基板２１を
リードフレーム１２とワイヤボンディングする方式であ
るから、リードフレーム１２のピ。
ンで一旦別の基板２１にマウントされ、この基板２１を
リードフレーム１２とワイヤボンディングする方式であ
るから、リードフレーム１２のピ。
チやワイヤボンディングに制約されることなく’
ＩＣチップ１１を小面積化（小型化）したり、
或いは多ピン化の要求にも応えることができる。
ＩＣチップ１１を小面積化（小型化）したり、
或いは多ピン化の要求にも応えることができる。
（２）、また、ワイヤ１５の長さを短かくできるために
、ワイヤ１５の垂れ下りや切断等をなくすことができる
。
、ワイヤ１５の垂れ下りや切断等をなくすことができる
。
（３）、バンプ１６は予め基板２１側に形成しておける
ので、ＩＣチップｌｌ側に形成する場合に比べてＩＣチ
ップ１１へのダメージがなく、また歩留りがほぼ１００
％となり、不良チップがあれば予めチェックできるため
、低コスト化に有利となる。
ので、ＩＣチップｌｌ側に形成する場合に比べてＩＣチ
ップ１１へのダメージがなく、また歩留りがほぼ１００
％となり、不良チップがあれば予めチェックできるため
、低コスト化に有利となる。
（４）、基板２１もシリコンで形成するので、温度係数
（熱膨張係数）がＩＣチップ１１と同一にでき、熱によ
る歪の発生に強く、ＩＣチップ１１も熱的ダメージが生
じない。
（熱膨張係数）がＩＣチップ１１と同一にでき、熱によ
る歪の発生に強く、ＩＣチップ１１も熱的ダメージが生
じない。
（５）、基板２１とリードフレーム１２とはワイヤボン
ディングされるので、リードフレーム１２の熱膨張及び
収縮が少なく、従ってボンディングの信頼性が大きぐ向
上する。
ディングされるので、リードフレーム１２の熱膨張及び
収縮が少なく、従ってボンディングの信頼性が大きぐ向
上する。
（６）、また、バッド１３上に基板２１、更にはチップ
１１を配するので、チップ１１の配置に余裕があり、不
所望なショート等が生じない。 但し、チップ１１と基
板２１との間には、絶縁性コーテイング材を流し込んで
おくのが望ましい。
１１を配するので、チップ１１の配置に余裕があり、不
所望なショート等が生じない。 但し、チップ１１と基
板２１との間には、絶縁性コーテイング材を流し込んで
おくのが望ましい。
第３図は、ＩＣチップ１１のマウント方法を更に具体的
に例示するものであるが、まず第３Ａ図のように、バン
プ形成用の導電性基板２６にめっき法でＡｕバンプ１６
を所定パターンに付着させ、これを矢印２７のように基
板２１上に加圧下で接合し、そのまま加熱する。 これ
によって、次に基板２６を外せば、第３Ｂ図のように、
基板２１側に（パッド２０上に）バンプ１６が良好に転
写される。 そして次に、第３Ｃ図のように、ＩＣチッ
プ１１をフェイスダウン方式でバンプ１６上にマウント
する。
に例示するものであるが、まず第３Ａ図のように、バン
プ形成用の導電性基板２６にめっき法でＡｕバンプ１６
を所定パターンに付着させ、これを矢印２７のように基
板２１上に加圧下で接合し、そのまま加熱する。 これ
によって、次に基板２６を外せば、第３Ｂ図のように、
基板２１側に（パッド２０上に）バンプ１６が良好に転
写される。 そして次に、第３Ｃ図のように、ＩＣチッ
プ１１をフェイスダウン方式でバンプ１６上にマウント
する。
第４図は、基板２１を使用する場合の他の利点を示すが
、基板２１にはリン等の拡散によってＮ°型低抵抗領域
２８形成しておき、これを上述した両パッド２０−２３
間のＡｊ２配線中に接続する構造とすれば、必要に応じ
てＩＣチップ１１に対し抵抗を外付けでき、しかも基板
２１での外付けであるために構成等も簡略である。 な
お、第４図中、２９はＳ ｉ Ｏｚ膜、３０はＳ ｉ
Ｏｚ 、Ｓ ｉ ３ Ｎ ａ等の表面保護膜である。
、基板２１にはリン等の拡散によってＮ°型低抵抗領域
２８形成しておき、これを上述した両パッド２０−２３
間のＡｊ２配線中に接続する構造とすれば、必要に応じ
てＩＣチップ１１に対し抵抗を外付けでき、しかも基板
２１での外付けであるために構成等も簡略である。 な
お、第４図中、２９はＳ ｉ Ｏｚ膜、３０はＳ ｉ
Ｏｚ 、Ｓ ｉ ３ Ｎ ａ等の表面保護膜である。
以上、本発明を例示したが、上述の例は本発明の技術的
思想に基いて更に変形が可能である。
思想に基いて更に変形が可能である。
例えば、上述の各部分の材質や形状等、更にはボンディ
ング（接続）方法等を変形できる。 バンプ１６の種類
、その形成方法、基板２１の材質も変更してよく、例え
ば基板２１はセラミックスで形成可能である。 また、
基板２１には、上述した抵抗の外、ダイオード等を通常
の半導体技術で形成できるし、或いは拡散によることな
しに抵抗を印刷抵抗やポリシリコン抵抗等として基板２
１上に形成してもよい。 また、基板２１とリードフレ
ーム１２とのボンディングは他の方法、例えばビームリ
ード方式によってもよい。 なお、本発明による装置は
種々のデバイス、例えばディスプレイのドライバ回路に
使用することができる。
ング（接続）方法等を変形できる。 バンプ１６の種類
、その形成方法、基板２１の材質も変更してよく、例え
ば基板２１はセラミックスで形成可能である。 また、
基板２１には、上述した抵抗の外、ダイオード等を通常
の半導体技術で形成できるし、或いは拡散によることな
しに抵抗を印刷抵抗やポリシリコン抵抗等として基板２
１上に形成してもよい。 また、基板２１とリードフレ
ーム１２とのボンディングは他の方法、例えばビームリ
ード方式によってもよい。 なお、本発明による装置は
種々のデバイス、例えばディスプレイのドライバ回路に
使用することができる。
へ０発明の作用効果
フレームにボンディングしているので、リードフレーム
のピッチ等に制約を受けることなしに半導体チップを設
計し、多ピン化しても容易がっ良好に接続をとることが
できる。 また、リードフレーム側の接続はバンプによ
らなくてよいので、リードフレームの熱伸縮が防がれ、
ボンディングの信頼性が向上する。
のピッチ等に制約を受けることなしに半導体チップを設
計し、多ピン化しても容易がっ良好に接続をとることが
できる。 また、リードフレーム側の接続はバンプによ
らなくてよいので、リードフレームの熱伸縮が防がれ、
ボンディングの信頼性が向上する。
第１図〜第４図は本発明の実施例を示すものであって、
第１図はＩＣ（半導体）チップパッケージ構造の要部断
面図、 第２図は同要部の分解斜視図、 第３Ａ図、第３Ｂ図、第３Ｃ図は半導体チップのマウン
ト工程の主要段階の各断面図、第４図は第２の基板側の
拡大断面図 である。 第５図、第６図は従来のボンディング方式を示すもので
あって、 第５図はワイヤボンディング方式の斜視図、第６図はギ
ヤングボンド方式の断面図 である。 なお、図面に示す符号において、 １１−・−−−−−一−−・−・−半導体（ＩＣ）チッ
プ１２・−・・−−−−−・−・・−リードフレーム１
３−−ｍ＝〜−−−・−・−・・・マウントパラ１１５
−・−・−・−・−−一−−−−−ワイヤ１６−・・・
・−・−・−−−−−−一一バンプ２０．２３−・・・
−・−・−・−パッド２１−−−−−−−−−・−一一
−−−−−−−基板２４〜−−−−・・−−一−−−−
−−・・・−ペースト２５’−一一一・−・−一一一−
−−−−＝−モールド樹脂である。 代理人 弁理士 逢 坂 宏 第１図 第３Ａ図 フロ 第３Ｂ図 第４図 第５図 帽釦手続補正書 昭和６１年７月２１日 特許庁長官 黒 １）明 雄 殿 い １、事件の表示 昭和６１年 特許願力１２９４８２号 ２、発明の名称 半導体装置 ３、補正をする者 −１代理人 住 所 東京都立川市柴崎町２−４−１１ ＦＩＮＥビ
ル６補正により増加する発明の数 、補正の対象 明細書の発明の詳細な説明の欄 （１）、明細書第２頁９〜１０行目の「アクテイブ」を
「アクティブ」と訂正します。 （２）、同第３頁２〜３行目の「チップ１に」を「チッ
プ１の回路部分くアクティブ領域＋ａ）に」と訂正しま
す。 （３）、同第６頁７行目の「収縮」を「収縮の影響」と
訂正します。 （４）、同第６頁１３行目と１４行目との間に下記の記
載を加入します。 記 ｒ （７１、バンプ１６は基板２１に直接形成すること
ができる。基板２１自体には、Ｉｃチップ１１と異なり
、Ｓａ回路は形成されていない。従って、基板２１にバ
ンプ１６を直接形成しても、基板２１上の集積回路がダ
メージを受ける虞れが無い。このように、基板２１にバ
ンプ１６を直接形成できるということは、本実施例にお
ける重要な利点である。 ただし、第３図に示すように、いわゆる転写バンプ方法
により、バンプ１６を基板２１上に形成してもよい。」 （５）、同第８頁３〜５行目の「また、・・・・・・・
・・よってもよい。」を削除します。 （６）、同第８頁１６行目の「熱伸縮」を「熱伸縮の影
響」と訂正します。 一以 上−
面図、 第２図は同要部の分解斜視図、 第３Ａ図、第３Ｂ図、第３Ｃ図は半導体チップのマウン
ト工程の主要段階の各断面図、第４図は第２の基板側の
拡大断面図 である。 第５図、第６図は従来のボンディング方式を示すもので
あって、 第５図はワイヤボンディング方式の斜視図、第６図はギ
ヤングボンド方式の断面図 である。 なお、図面に示す符号において、 １１−・−−−−−一−−・−・−半導体（ＩＣ）チッ
プ１２・−・・−−−−−・−・・−リードフレーム１
３−−ｍ＝〜−−−・−・−・・・マウントパラ１１５
−・−・−・−・−−一−−−−−ワイヤ１６−・・・
・−・−・−−−−−−一一バンプ２０．２３−・・・
−・−・−・−パッド２１−−−−−−−−−・−一一
−−−−−−−基板２４〜−−−−・・−−一−−−−
−−・・・−ペースト２５’−一一一・−・−一一一−
−−−−＝−モールド樹脂である。 代理人 弁理士 逢 坂 宏 第１図 第３Ａ図 フロ 第３Ｂ図 第４図 第５図 帽釦手続補正書 昭和６１年７月２１日 特許庁長官 黒 １）明 雄 殿 い １、事件の表示 昭和６１年 特許願力１２９４８２号 ２、発明の名称 半導体装置 ３、補正をする者 −１代理人 住 所 東京都立川市柴崎町２−４−１１ ＦＩＮＥビ
ル６補正により増加する発明の数 、補正の対象 明細書の発明の詳細な説明の欄 （１）、明細書第２頁９〜１０行目の「アクテイブ」を
「アクティブ」と訂正します。 （２）、同第３頁２〜３行目の「チップ１に」を「チッ
プ１の回路部分くアクティブ領域＋ａ）に」と訂正しま
す。 （３）、同第６頁７行目の「収縮」を「収縮の影響」と
訂正します。 （４）、同第６頁１３行目と１４行目との間に下記の記
載を加入します。 記 ｒ （７１、バンプ１６は基板２１に直接形成すること
ができる。基板２１自体には、Ｉｃチップ１１と異なり
、Ｓａ回路は形成されていない。従って、基板２１にバ
ンプ１６を直接形成しても、基板２１上の集積回路がダ
メージを受ける虞れが無い。このように、基板２１にバ
ンプ１６を直接形成できるということは、本実施例にお
ける重要な利点である。 ただし、第３図に示すように、いわゆる転写バンプ方法
により、バンプ１６を基板２１上に形成してもよい。」 （５）、同第８頁３〜５行目の「また、・・・・・・・
・・よってもよい。」を削除します。 （６）、同第８頁１６行目の「熱伸縮」を「熱伸縮の影
響」と訂正します。 一以 上−
Claims (1)
- １、半導体チップがバンプを介して別の基体上に接続さ
れ、この別の基体とリードフレームとがボンディングさ
れることによって前記半導体チップと前記リードフレー
ムとが接続されている半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61129482A JPS62285434A (ja) | 1986-06-03 | 1986-06-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61129482A JPS62285434A (ja) | 1986-06-03 | 1986-06-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62285434A true JPS62285434A (ja) | 1987-12-11 |
Family
ID=15010573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61129482A Pending JPS62285434A (ja) | 1986-06-03 | 1986-06-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62285434A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376825A (en) * | 1990-10-22 | 1994-12-27 | Seiko Epson Corporation | Integrated circuit package for flexible computer system alternative architectures |
-
1986
- 1986-06-03 JP JP61129482A patent/JPS62285434A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376825A (en) * | 1990-10-22 | 1994-12-27 | Seiko Epson Corporation | Integrated circuit package for flexible computer system alternative architectures |
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