JPS6228608B2 - - Google Patents
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- Publication number
- JPS6228608B2 JPS6228608B2 JP53007330A JP733078A JPS6228608B2 JP S6228608 B2 JPS6228608 B2 JP S6228608B2 JP 53007330 A JP53007330 A JP 53007330A JP 733078 A JP733078 A JP 733078A JP S6228608 B2 JPS6228608 B2 JP S6228608B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input signal
- circuit
- amplitude
- amplification stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は大振幅入力信号に対し低歪増幅の可な
自動利得制御回路に関する。
自動利得制御回路に関する。
従来ラジオ放送受信機等において入力信号の振
幅増大と共に自動利得制御用信号の電圧を大と
し、該信号の印加される被制御段の信号電流を減
少させ利得を減少させることはリバースAGCと
通称され公知である。即ち第１図に示す受信機回
路図においてRFは高周波増幅段、CONVは周波
数変換段、IFは中間周波増幅段、DETは検波・
AGC信号発生段、I1，I2は電流源回路、T1，T2は
カスコード接続されたトランジスタ素子、T3，
T4は差動増幅型に接続されたトランジスタ素子
を示す。
幅増大と共に自動利得制御用信号の電圧を大と
し、該信号の印加される被制御段の信号電流を減
少させ利得を減少させることはリバースAGCと
通称され公知である。即ち第１図に示す受信機回
路図においてRFは高周波増幅段、CONVは周波
数変換段、IFは中間周波増幅段、DETは検波・
AGC信号発生段、I1，I2は電流源回路、T1，T2は
カスコード接続されたトランジスタ素子、T3，
T4は差動増幅型に接続されたトランジスタ素子
を示す。
今端子INに印加された受信信号の振幅が増大
するとDET段より得られうAGC信号はその電圧
を増大し、電流源回路I1，I2の電流を共に減少さ
せる方向に動作する。そのためトランジスタ
T1，T2及びT3，T4共に伝達コンダクタンスが低
下し各段増幅利得を小さくする。このとき各トラ
ンジスタに流れる電流が非常に小さくなり非直線
歪が増加するので大入力信号特性が悪いという欠
点があつた。
するとDET段より得られうAGC信号はその電圧
を増大し、電流源回路I1，I2の電流を共に減少さ
せる方向に動作する。そのためトランジスタ
T1，T2及びT3，T4共に伝達コンダクタンスが低
下し各段増幅利得を小さくする。このとき各トラ
ンジスタに流れる電流が非常に小さくなり非直線
歪が増加するので大入力信号特性が悪いという欠
点があつた。
本発明の目的は前述の欠点を改善し、大振幅入
力信号に対しても歪を少なく増幅できる素子を設
けた自動利得制御回路を提供することを目的とす
る。
力信号に対しても歪を少なく増幅できる素子を設
けた自動利得制御回路を提供することを目的とす
る。
第２図は、第１図の中間周波増幅段IFにAGC
信号を印加する自動利得制御回路の回路図であ
る。第２図においてT5は新設したトランジスタ
素子でその負荷抵抗R4は従前のトランジスタ
T3，T4の負荷抵抗R4を共通している。
信号を印加する自動利得制御回路の回路図であ
る。第２図においてT5は新設したトランジスタ
素子でその負荷抵抗R4は従前のトランジスタ
T3，T4の負荷抵抗R4を共通している。
T6，T7は電流源回路を構成するトランジスタ
であつて、ダイオードD2，D3、抵抗R5とトラン
ジスタT6とは定電流源回路I3を、トランジスタ
T7と抵抗R6の部分はAGCによつて変化する電流
源回路I4を構成している。トランジスタT4のベー
ス接続点をP1とし、その直流電位は電源Vcc、抵
抗R1、ダイオードD1，D2，D3によつて定まる
が、その値を小振幅入力信号時において端子ＴA
に得られるAGC電圧より高く設定する。このた
めトランジスタT7は小振幅入力信号時にカツト
オフとなる。
であつて、ダイオードD2，D3、抵抗R5とトラン
ジスタT6とは定電流源回路I3を、トランジスタ
T7と抵抗R6の部分はAGCによつて変化する電流
源回路I4を構成している。トランジスタT4のベー
ス接続点をP1とし、その直流電位は電源Vcc、抵
抗R1、ダイオードD1，D2，D3によつて定まる
が、その値を小振幅入力信号時において端子ＴA
に得られるAGC電圧より高く設定する。このた
めトランジスタT7は小振幅入力信号時にカツト
オフとなる。
したがつてトランジスタT3，T4が小振幅入力
信号時に通常に動作し、その増幅度がトランジス
タT5の利得より極めて大となるよう選定すれ
ば、中間周波増幅段の総合利得はトランジスタ
Q3，T4による利得が支配的になる。
信号時に通常に動作し、その増幅度がトランジス
タT5の利得より極めて大となるよう選定すれ
ば、中間周波増幅段の総合利得はトランジスタ
Q3，T4による利得が支配的になる。
次に入力信号の振幅が増加し、端子ＴAにおけ
るAGC電圧も大となればトランジスタT7が導通
する。トランジスタT6は定電流源回路I3を構成し
ているから、トランジスタT7が導通し、その電
流がトランジスタT6に流れ込むと、その分だけ
トランジスタT3，T4の電流が減り、したがつて
差動増幅段T3，T4の利得が減少する。
るAGC電圧も大となればトランジスタT7が導通
する。トランジスタT6は定電流源回路I3を構成し
ているから、トランジスタT7が導通し、その電
流がトランジスタT6に流れ込むと、その分だけ
トランジスタT3，T4の電流が減り、したがつて
差動増幅段T3，T4の利得が減少する。
更にAGC電圧が上昇するときトランジスタ
T3，T4は遮断となり差動増幅段の利得がなくな
る。一方トランジスタT5はAGC電圧の変化によ
つてその利得が変化しないよう接続され、且つ抵
抗R3によつて強い負帰還がかかるよう素子の値
を選定しているから、利得は近似的にR4／R3で
与えられる。したがつて大振幅入力信号に対して
はトランジスタT5のみにより歪を少なく増幅で
きる。
T3，T4は遮断となり差動増幅段の利得がなくな
る。一方トランジスタT5はAGC電圧の変化によ
つてその利得が変化しないよう接続され、且つ抵
抗R3によつて強い負帰還がかかるよう素子の値
を選定しているから、利得は近似的にR4／R3で
与えられる。したがつて大振幅入力信号に対して
はトランジスタT5のみにより歪を少なく増幅で
きる。
即ち、この回路では、入力信号の振幅が小のと
き増幅段のトランジスタＴ３，Ｔ４などによる第
１の増幅回路の利得が大きく、この増幅段の利得
として支配的である。
き増幅段のトランジスタＴ３，Ｔ４などによる第
１の増幅回路の利得が大きく、この増幅段の利得
として支配的である。
入力信号の増幅が大きくなるとAGC信号発生
回路DETにおいて発生するAGC信号の電圧を大
として、第１の増幅回路のトランジスタＴ３，Ｔ
４に流れる電流を減じて利得を下げ、振幅が所定
の値以上になるとトランジスタＴ５などによる第
２の増幅回路の利得が支配的となる。
回路DETにおいて発生するAGC信号の電圧を大
として、第１の増幅回路のトランジスタＴ３，Ｔ
４に流れる電流を減じて利得を下げ、振幅が所定
の値以上になるとトランジスタＴ５などによる第
２の増幅回路の利得が支配的となる。
よつて増幅段の利得の支配が入力信号の振幅大
のとき、第１の増幅回路から利得の小さい第２の
増幅回路に変わるので、入力信号の振幅大のとき
において、従来の第１の増幅回路だけの増幅段よ
り低歪の増幅が行える。
のとき、第１の増幅回路から利得の小さい第２の
増幅回路に変わるので、入力信号の振幅大のとき
において、従来の第１の増幅回路だけの増幅段よ
り低歪の増幅が行える。
第３図は本発明一実施例の自動利得制御回路の
回路図である。本実施例は、第１図の高周波増幅
段RFにおいて、低歪・高増幅率の出力が得られ
る自動利得制御回路である。第３図において
T8，T9，T10は新設したトランジスタ素子で差動
増幅器として接続されたT9，T10と、T8はカスコ
ード接続されている。
回路図である。本実施例は、第１図の高周波増幅
段RFにおいて、低歪・高増幅率の出力が得られ
る自動利得制御回路である。第３図において
T8，T9，T10は新設したトランジスタ素子で差動
増幅器として接続されたT9，T10と、T8はカスコ
ード接続されている。
ＺLは共通接続された負荷を示す。トランジス
タT12はトランジスタT9に対し制御電圧を与え、
トランジスタT11，T13はトランジスタT1に制御
電圧を与えている。
タT12はトランジスタT9に対し制御電圧を与え、
トランジスタT11，T13はトランジスタT1に制御
電圧を与えている。
抵抗R7，R8，R13，R14は次のように選定す
る。
る。
即ちトランジスタT12，T13において端子ＴAの
AGC電圧が上昇するにつれT12よりT13が先に導
通状態となり、更にAGC電圧が上昇しT11がカツ
トオフとなるとき、T12が導通状態となり、T9を
カツトオフとするよう選定する。
AGC電圧が上昇するにつれT12よりT13が先に導
通状態となり、更にAGC電圧が上昇しT11がカツ
トオフとなるとき、T12が導通状態となり、T9を
カツトオフとするよう選定する。
端子INにおける入力信号が小振幅であつて、
AGC電圧が低いときT12T12は共にカツトオフと
なり、T11は導通状態にあつてコンデンサＣは使
用周波数帯域において十分低いインピーダンス値
となるよう設定すると、トランジスタT1は交流
的にエミツタ接地増幅器となり高利得が得られ
る。このときトランジスタT8，T9，T10により増
幅率はT1，T2による増幅率より極めて低く、ト
ランジスタT1，T2側の動作が支配的になつてい
る。
AGC電圧が低いときT12T12は共にカツトオフと
なり、T11は導通状態にあつてコンデンサＣは使
用周波数帯域において十分低いインピーダンス値
となるよう設定すると、トランジスタT1は交流
的にエミツタ接地増幅器となり高利得が得られ
る。このときトランジスタT8，T9，T10により増
幅率はT1，T2による増幅率より極めて低く、ト
ランジスタT1，T2側の動作が支配的になつてい
る。
次に入力信号が大振幅になると端子ＴAのAGC
電圧が上昇し、前述のようにまずトランジスタ
T13が導通するとT11のベース電位が下り、T11を
経る電流を減少させて、トランジスタT1，T2に
よる利得を低下させる。そしてT11がカツトオフ
に到つたとき、トランジスタT8における交流動
作はT1，T2に対し支配的となり、抵抗R9による
電流帰還のため、T8は歪の少ない増幅を行なつ
ている。更に入力信号が大振幅になるとトランジ
スタT12が導通し、トランジスタT9の電流を減少
させるよう動作する。T9のベース電圧はそれま
でほゞVccに等しく導通状態で、T10はカツトオ
フとなつていた。T9のベース電位はトランジス
タT12の導通のため低下するからT9のコレクタ電
流が減りその分だけT10のコレクタ電流が流れる
ようになる。したがつて大振幅入力信号になつた
とき、T9，T8による利得は増大せずAGCが働い
ている。
電圧が上昇し、前述のようにまずトランジスタ
T13が導通するとT11のベース電位が下り、T11を
経る電流を減少させて、トランジスタT1，T2に
よる利得を低下させる。そしてT11がカツトオフ
に到つたとき、トランジスタT8における交流動
作はT1，T2に対し支配的となり、抵抗R9による
電流帰還のため、T8は歪の少ない増幅を行なつ
ている。更に入力信号が大振幅になるとトランジ
スタT12が導通し、トランジスタT9の電流を減少
させるよう動作する。T9のベース電圧はそれま
でほゞVccに等しく導通状態で、T10はカツトオ
フとなつていた。T9のベース電位はトランジス
タT12の導通のため低下するからT9のコレクタ電
流が減りその分だけT10のコレクタ電流が流れる
ようになる。したがつて大振幅入力信号になつた
とき、T9，T8による利得は増大せずAGCが働い
ている。
即ち、本実施例では入力信号の振幅小のとき増
幅段のトランジスタＴ１，Ｔ２などよりなる第１
の増幅回路の利得が大きく、この利得が増幅段の
利得として支配的である。
幅段のトランジスタＴ１，Ｔ２などよりなる第１
の増幅回路の利得が大きく、この利得が増幅段の
利得として支配的である。
入力信号の振幅が大となるとAGC信号発生回
路DETにおいて発生するAGC信号の電圧を大と
して第１の増幅回路のトランジスタＴ１，Ｔ２に
流れる電流を減じ利得を下げ、振幅が所定の値以
上になるとトランジスタＴ８，Ｔ９，Ｔ１０など
による第２の増幅回路の利得が支配的となる。よ
つて増幅段の利得の支配が、入力信号の振幅大の
とき第１の増幅回路から利得の小さい第２の増幅
回路に変わるので、従来の第１の増幅回路だけの
場合より低歪の増幅が行える。
路DETにおいて発生するAGC信号の電圧を大と
して第１の増幅回路のトランジスタＴ１，Ｔ２に
流れる電流を減じ利得を下げ、振幅が所定の値以
上になるとトランジスタＴ８，Ｔ９，Ｔ１０など
による第２の増幅回路の利得が支配的となる。よ
つて増幅段の利得の支配が、入力信号の振幅大の
とき第１の増幅回路から利得の小さい第２の増幅
回路に変わるので、従来の第１の増幅回路だけの
場合より低歪の増幅が行える。
本実施例では、更に入力信号の振幅大のときト
ランジスタＴ９のベースの電圧を低下してトラン
ジスタＴ９，Ｔ８を流れる電流を制限するので、
より安定な低歪を増幅が得られる。
ランジスタＴ９のベースの電圧を低下してトラン
ジスタＴ９，Ｔ８を流れる電流を制限するので、
より安定な低歪を増幅が得られる。
第３図における共通負荷は図示の素子に限ら
ず、他の素子を使用することもできる。
ず、他の素子を使用することもできる。
このようにして本発明によると入力信号の振幅
が小さいとき通常に動作し、入力信号の振幅が大
となるときAGC動作により利得の低下する被制
御段と、入力信号振幅が小のとき殆んど信号増幅
を行なわず、大となると低歪で増幅する素子と
が、負荷を共通に接続されているから、入力信号
の振幅変化が大であるとき増幅信号は常に低歪・
高増幅率のものであつて、伝送回路における
AGC回路として適用できる外、ラジオ受信機に
おけるように高周波段、中間周波段に使用して好
適である。
が小さいとき通常に動作し、入力信号の振幅が大
となるときAGC動作により利得の低下する被制
御段と、入力信号振幅が小のとき殆んど信号増幅
を行なわず、大となると低歪で増幅する素子と
が、負荷を共通に接続されているから、入力信号
の振幅変化が大であるとき増幅信号は常に低歪・
高増幅率のものであつて、伝送回路における
AGC回路として適用できる外、ラジオ受信機に
おけるように高周波段、中間周波段に使用して好
適である。
第１図は従来の自動利得制御回路を有するラジ
オ受信機の回路図を一部ブロツクで示す図、第２
図は自動利得制御回路の例を示す図、第３図は本
発明を第１図の高周波増幅段に適用した場合を示
す図である。 RF……高周波増幅段、CONV……周波数変換
段、IF……中間周波増幅段、DET……検波・
AGC信号発生段、I1，I2，I3，I4……電流源回
路、T1，T2，T3，T4………T13……トランジス
タ素子、ＺL……負荷、IN……入力信号印加素
子。
オ受信機の回路図を一部ブロツクで示す図、第２
図は自動利得制御回路の例を示す図、第３図は本
発明を第１図の高周波増幅段に適用した場合を示
す図である。 RF……高周波増幅段、CONV……周波数変換
段、IF……中間周波増幅段、DET……検波・
AGC信号発生段、I1，I2，I3，I4……電流源回
路、T1，T2，T3，T4………T13……トランジス
タ素子、ＺL……負荷、IN……入力信号印加素
子。
Claims (1)
- 【特許請求の範囲】 １ 増幅段と、該増幅段の出力側に接続され該増
幅段に帰還する自動利得制御用信号を発生する自
動利得制御用信号発生回路とを有し、該増幅段の
入力信号の振幅増大に応じて自動利得制御用信号
の電圧を大とし、該増幅段の利得を減少させる自
動利得制御回路において、 該増幅段には、第１の増幅回路と、該入力信号
の振幅が小のとき第１の増幅回路より利得の小さ
い第２の増幅回路とが並列に設けられ、 該第１の増幅回路には、所定の電流を流す第５
のトランジスタＴ１１を備えた電流源と、入力信
号により制御されエミツタに該電流源が接続され
た第１のトランジスタＴ１と、該第１のトランジ
スタＴ１のコレクタと該増幅段の出力端間に接続
された第２のトランジスタＴ２とを有し、 該第２の増幅回路には、入力信号により制御さ
れエミツタが抵抗を介して接地された第３のトラ
ンジスタＴ８と、該第３のトランジスタＴ８のコ
レクタと該増幅段の出力端間に接続された第４の
トランジスタＴ９とを有し、 該増幅段は、該入力信号の振幅が所定の値以上
のとき、該自動利得制御用信号の電圧により第５
のトランジスタＴ１１を制御して該電流源の電流
を減少させ、該第１の増幅回路の利得を小さくし
て該増幅段の利得を該第２の増幅回路の利得によ
つて支配的にするように構成され、 該入力信号の振幅が更に大きい所定値以上のと
き該自動利得制御信号の電圧により該第４のトラ
ンジスタＴ９を制御して該第２の増幅回路を流れ
る電流を制限するように構成されてなることを特
徴とする自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP733078A JPS54101645A (en) | 1978-01-27 | 1978-01-27 | Automatic gain control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP733078A JPS54101645A (en) | 1978-01-27 | 1978-01-27 | Automatic gain control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54101645A JPS54101645A (en) | 1979-08-10 |
| JPS6228608B2 true JPS6228608B2 (ja) | 1987-06-22 |
Family
ID=11662940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP733078A Granted JPS54101645A (en) | 1978-01-27 | 1978-01-27 | Automatic gain control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54101645A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5062318A (ja) * | 1973-10-02 | 1975-05-28 | ||
| JPS50140242A (ja) * | 1974-04-30 | 1975-11-10 | ||
| JPS5836531B2 (ja) * | 1976-01-30 | 1983-08-10 | 日本電気株式会社 | 増幅器 |
-
1978
- 1978-01-27 JP JP733078A patent/JPS54101645A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54101645A (en) | 1979-08-10 |
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