JPS6231379B2 - - Google Patents

Description

【発明の詳細な説明】

〔技術分野〕 本発明は、一般的にはデイジタル・プロセツサ
に係り、更に具体的には命令パイプライン式デイ
ジタル・プロセツサの為の割込処理装置に係る。 〔従来技術〕 複数の命令取出及び処理ステージ即ちフエーズ
を有する命令パイプラインは、該パイプラインに
於ける或る順次パターンの命令の場合に、整然と
した割込が不可能である。この問題の解決を試み
ている従来技術に於て、例えば米国特許第
3793631号明細書は、命令の実行及び次の命令の
取出の並行操作を可能にする、修正パイプライン
式プロセツサについて記載している。上記米国特
許明細書に記載されている割込機構は、割込が受
入れられたとき、現行操作を完了させてから、割
込ルーチンにブランチする、従来の設計によるも
のである。これは、最も長い操作が完了した後に
割込の実行が可能になるまで、全ての割込が待機
していなければならないというような欠点を有す
る。 米国特許第4399507号明細書（特開昭58―5847
号）は、もう１つの命令パイプライン式プロセツ
サについて記載している。 本発明による割込処理装置は、上記米国特許第
4399507号明細書に記載の命令パイプラインとと
もに用いられることができるので、本発明による
割込処理装置の背景技術として、上記命令パイプ
ラインについて以下に説明する。 上記米国特許第4399507号明細書の第１図に示
されている命令パイプラインの４つのステージ即
ちフエーズは、以下の通りである。 (1) プログラムの順序づけ、ブランチ、及び命令
の取出を行う、命令取出及び順序制御。 (2) 基底レジスタ及び指標レジスタを含み、デー
タ記憶アドレスを生成する。アドレス生成。 (3) データ記憶装置の読取及び書込を制御する、
データ記憶制御。 (4) 算術演算を行い、データ・レジスタを含む、
演算論理機構（ALU）。 各機械語命令は、各サイクル毎に、一時に一ス
テージ宛、上記の４つのステージを通過する。パ
イプライン式であるので、新しい命令が、各サイ
クル毎に、パイプラインの第１ステージに入る。
従つて、任意の一時に、パイプラインの４つのス
テージに４つの命令が存在することがある。パイ
プラインの異なるステージに於て、異なる種類の
命令が実行される。例えば、無条件ブランチは、
パイプラインの第１サイクルに於ける第１ステー
ジに於て実行される。一方、加算操作は、パイプ
ラインに於けるステージングが第４サイクルにな
らなければ、ALUステージに達してその実行を
完了することができない。このような異なるサイ
クルに於ける異なるクラスの命令の実行は、プロ
グラム命令の順番外の実行を生ぜしめることがあ
る。機械を最も効率的に利用するために、プログ
ラマは、最適化アセンブラの助けにより、パイプ
ラインに於て各サイクル毎に新しい命令がフルに
実行されるように、順番外の実行を実際に利用す
べきである。順番外の実行を利用した場合には、
最適化されたコードは、一時に１つの命令宛、各
命令をフルに実行するような機械に於けるランに
対して適合せず、又その場合の任意の命令の完了
時に於ける任意の割込に対しても適合しない。 上記米国特許第4399507号明細書のパイプライ
ン式プロセツサに於ける実行を特徴づけるため
に、３つの比較操作に基く８通りのブランチに於
て用いられる、次表の順序の操作について考えて
みる。 表 １ 比較Ａ ２ ブランチＡ ３ 比較Ｂ ４ ブランチＢ ５ 比較Ｃ ６ ブランチＣ この命令の順序は、比較操作がパイプラインの
第４サイクル迄実行されず、ブランチ操作が第１
サイクルに於て実行される、上記米国特許第
4399507号明細書に於けるパイプライン式プロセ
ツサに於ては、適切に実行されない。適切に実行
するためには、次表に示す如く、各比較操作と該
操作に依存するブランチ操作との間に、幾つかの
ノー・オペレーシヨン命令（NOP）が挿入され
ねばならない。 表 １ 比較Ａ ２ NOP ３ NOP ４ ブランチＡ ５ 比較Ｂ ６ NOP ７ NOP ８ ブランチＢ ９ 比較Ｃ 10 NOP 11 NOP 12 ブランチＣ この場合には、各比較操作は、該操作に依存す
るブランチのための条件コードのセツトに丁度間
に合うように、実行を完了する。しかしながら、
NOPが加えられたことにより、６つの操作を実
行するために、その命令の順序は合計12個の命令
サイクルを要することになる。 パイプラインに於ける順番外の実行を利用する
ことによつて、全体の順序を最適化して、６つの
命令サイクルに減少させることができる。これ
は、次表に示すコードの順序を有する。 表 １ 比較Ａ ２ 比較Ｂ ３ 比較Ｃ ４ ブランチＡ ５ ブランチＢ ６ ブランチＣ この順序の場合、第１比較操作(A)は、該操作に
依存するブランチに丁度間に合うように機械条件
コードをセツトする。比較操作(B)及び(C)について
も、同様である。この順序は、通常の単一命令を
順番に実行する機械に於て実行された場合は、最
後の比較操作(C)に基く全てのブランチに関して正
しくない結果を生じることになるが、上記米国特
許明細書のパイプライン式機械に於ては、所望の
８通りのブランチを生じる。 正しい結果を生ぜしめるために順番外で実行さ
れている上記順序に於ける問題は、割込が極めて
難しいことである。上記順序に単一の命令NOP
を挿入した場合でも、正しくない結果を生じるこ
とになる。上記順序内の任意の命令の完了時に於
ける該順序への割込は、不適切な実行を生ぜしめ
る。 従つて、本発明は、パイプライン式機械に於て
順番外で実行される一連の命令への割込を可能に
し、又割込まれたプログラムの処理がエラーを生
じずに続行されるように後に該プログラムへ戻る
ことを可能にする。 〔発明の目的及び概要〕 本発明の目的は、命令パイプラインに於ける命
令の順次パターンへの割込を可能にするための改
良された手段を提供することである。 本発明の他の目的は、命令パイプラインに於け
るコンパクトな一連の順番外の機械語命令への割
込を可能にするための改良された手段を提供する
ことである。 本発明の他の目的は、或る特定の順序の機械語
命令への割込が可能なときを決定するための改良
された手段を提供することである。 本発明の更に他の目的は、命令パイプライン式
データ・プロセツサに於て、命令パイプラインを
遮断し、適切な戻りアドレスを生成するための改
良された手段を提供することである。 上記目的は、本発明による割込処理装置によつ
て達成される。本発明による命令パイプライン式
デイジタル・プロセツサ用割込処理装置は、パイ
プライン式デイジタル・プロセツサ、に於て順番
外で実行される一連の命令への割込を可能にし、
又割込まれたプログラムの処理がエラーを生じず
に続行されるように後に上記プログラムへ戻るこ
とを可能にするために、論理クラス・デコーダを
有する命令クラス分けシステム、複数ステージの
割込可能順序検出パイプライン、複数ステージの
可変戻りアドレス・ジエネレータ、並びに活動命
令の完了、抑制、及び終了を制御する手段をふく
む。 〔実施例〕 本発明による割込処理装置の基本的操作原理
は、或る特定の順序のデータ処理命令又は機械語
命令への割込が可能なときを決定するために、又
パイプラインを遮断して適切な戻りアドレスを生
成するための整然とした方法を与えるために、広
範囲のデータ・パイプライン及び命令パイプライ
ンに適用されることができる。本発明による割込
処理装置が適用されることができる特定のホス
ト・システムが、前述の米国特許第4399507号明
細書に記載されており、両者が、相互に容易に関
連づけられるように、同一の参照番号が本明細書
に於ても用いられている。ハードウエア装置２，
３及び４が第１ステージ即ちフエーズ１により取
出された命令と相互作用する順番を示すために、
ステージ及びフエーズの用語は同等の意味で用い
られている。 各々の順次機械サイクルに於ける機械語命令を
順次に処理する一連の命令ステージ即ちフエーズ
１，２，３及び４を有する命令パイプライン１０
０のための割込処理装置が、第１図及び第２図に
開示されている。この割込処理装置は、割込クラ
ス・デコーダ１０６を含み、割込クラス・デコー
ダ１０６は、命令記憶装置６に接続された入力を
有し、各機械語命令を割込クラスにデコードし
て、複数の割込クラス出力線１０８の対応する１
つに信号を出力する。上記割込処理装置は更に、
一連のステージング・レジスタを形成するラツチ
１１０，１１２，１１８，１２０，１２８，１３
０及びアンド回路１１４，１２４、オア回路１１
６，１２２，１２６を有する割込可能順序検出パ
イプライン１０２を含み、それらのステージン
グ・レジスタは、割込クラス出力線１０８に接続
され、命令パイプライン１００の命令ステージ
１，２，３及び４と同期して順次にゲートされ
て、割込不可能順序標識ビツトを出力線１３２に
順次に伝播させる。上記割込処理装置は、更に、
第２図に於ける割込レジスタ１７４を含み、割込
レジスタ１７４は、割込要求信号線９８に接続さ
れたデータ入力、割込可能順序検出パイプライン
１０２の出力線１３２に接続された制御入力、及
び命令パイプライン１００内の割込及び順序づけ
制御装置２０に接続された出力１７６を有し、割
込不可能順序標識ビツトがその制御入力に入力さ
れたとき、割込信号を記憶し、該割込信号は、上
記標識ビツトが上記制御入力に存在しないとき、
命令パイプラインへ通過する。このようにして、
命令パイプラインの割込を、該命令パイプライン
に於ける機械語命令の割込クラスに応答して、選
択的に禁止することができる。 上記割込処理装置は更に、一連のステージン
グ・レジスタを形成するラツチ２０８，２０６，
２０２，１３６，１３８，１４８，１５０，１５
６，１５８及びアンド回路２０７，２０４，２０
０，１４６、オア回路２１０，２０９，２０５，
２０３，２０１を有する戻りアドレス生成パイプ
ライン１０４を含み、戻りアドレス生成パイプラ
イン１０４は、割込クラス出力線１０８に接続さ
れ、命令パイプライン１００の命令ステージと同
期して順次にゲートされて、プログラム・カウン
タ標識を出力線１４０，１５２又は１６０に順次
に伝播させる。上記割込処理装置は又、レジスタ
１６４及び１６８を含むプログラム・カウンタ記
憶装置を含み、該プログラム・カウンタ記憶装置
は、プログラム・カウンタ・マルチプレクサ１２
の出力に接続された入力を有し、前のプログラ
ム・カウンタの値を記憶する。戻りアドレス生成
パイプライン１０４からのプログラム・カウンタ
標識に応答して、スタツク・レジスタ１８は、割
込操作が完了した後に命令パイプライン１００が
戻されるべきプログラム・カウンの値を記憶す
る。 上記割込処理装置は、割込可能な命令の順序が
命令パイプラインに存在するかどうかを決定し、
それから割込操作が完了した後にプログラムがど
の命令アドレスに戻るかを決定する。 第１図に於て、割込処理装置は、命令記憶装置
６から出力された機械語命令を各々の順次機械サ
イクルＴ１，Ｔ２，Ｔ３、及びＴ４に於て順次に
処理する一連の命令ステージ１，２，３及び４を
有する命令パイプライン１００を有している。 割込クラス・デコーダ１０６は、命令記憶装置
６の出力７に接続された入力を有し、各機械語命
令を割込クラスにデコードして７つの割込クラス
出力線１０８の対応する１つに信号を出力する。 割込可能順序検出パイプライン１０２は、割込
クラス出力線１０８に接続された一連のステージ
ング・レジスタ即ちラツチ１１０，１１２，１１
８，１２０，１２８及び１３０を有している。そ
れらの一連のステージング・レジスタ１１０及至
１３０は、命令パイプライン１００の命令ステー
ジ１，２，３及び４と同期して順次にゲートされ
て、割込不可能順序標識ビツトを出力線１３２に
順次に伝播させる。 第２図に於て、レジスタ１７４は、割込要求信
号線９８に接続されたデータ入力、割込可能順序
検出パイプライン１０２の出力線１３２に接続さ
れた制御入力、及び命令パイプライン１００の割
込及び順序づけ制御装置２０に接続された出力１
７６を有している。レジスタ１７４は、割込要求
信号線９８上に割込要求信号が存在し、そして出
力線１３２上に於ける割込可能順序検出パイプラ
イン１０２の出力により決定される如く、割込不
可能な命令の順序が命令パイプライン１００に存
在しているときに、割込要求信号を記憶すること
によつて、その割込要求信号を禁止する。出力線
１３２上の出力により決定される如く、割込可能
な命令の順序が命令パイプラインに存在している
ときには、線９８上の割込要求信号が出力線１７
６を経て割込及び順序づけ制御装置２０へ通過さ
れる。 このようにして、命令パイプライン１００の命
令を、該命令パイプラインに於ける機械語命令の
割込クラスに応答して、選択的に禁止することが
できる。 第１図に於ける戻りアドレス生成パイプライン
１０４は、割込クラス出力線１０８に接続された
一連のステージング・レジスタとしてのラツチ２
０８，２０６，２０２，１３６，１３８，１４
８，１５０，１５６及び１５８を有している。そ
れらのステージング・レジスタは、命令パイプラ
イン１００の命令ステージ１，２，３及び４と同
期して順次にゲートされて、プログラム・カウン
タ標識を出力線１４０，１５２又は１６０へ順次
に伝播させる。 第２図に於けるスタツク・レジスタ１８は、ゲ
ートされたレジスタ回路１６２及至１７０を経て
戻りアドレス生成パイプライン１０４の出力１４
０，１５２及び１６０に接続された入力１７２を
有するプログラム・カウンタ記憶装置である。ス
タツク・レジスタ１８は、線１４０，１５２又は
１６０上のプログラム・カウンタ標識入力に応答
して、プログラム・カウンタの値を記憶し、その
プログラム・カウンタの値は、割込操作が完了し
た後に命令パイプライン１００が戻るべき値であ
る。 上記割込処理装置は、割込の可能なときを決定
し、命令パイプライン１００を整然とした方法で
遮断して、適切な戻りアドレスを生成する。戻り
アドレス及び戻りの際に必要とされる任意の機械
状況が保管される。割込プログラムが完了する
と、割込まれた機械状況が復元され、保管されて
いる戻りアドレスに制御がブランチされる。 〔本発明の操作〕 本発明の原理は、初めに割込可能な命令の順序
がパイプラインに存在するかどうかを決定し、次
に戻るべき命令アドレスを決定することに基づい
ている。それらの決定は、割込が行われるとき、
それらがソフトウエアに対してトランスペアラン
トであるように行われる。 以下に於て、前述の米国特許第4399507号明細
書に記載の４ステージ・パイプライン式命令プロ
セツサに関連して、本発明の操作について説明す
る。 割込可能な命令の順序の決定は、全ての命令を
７つの異なるクラスの１つにクラス分けして、割
込不可能である５つの順序を検査することにより
行われる。命令のクラスは、影響を受けた機械の
ステージによつてそして該ステージが影響を受け
ているサイクルによつて定義される。命令がステ
ージに実質的な影響を与えるためには、命令はレ
ジスタ即ち記憶位置を変更せねばならす、そのよ
うな変更が該ステージに於ける後続命令の操作に
影響を与える。例えば、前述の米国特許第
4399507号明細書に記載のプロセツサのステージ
２に於けるレジスタへのローデイングはステージ
２の状態に影響を与えるが、アドレスを生成する
ためにステージ２に於けるレジスタを用いても、
ステージ２の状態は影響を受けない。上記プロセ
ツサのステージ３に於けるデータ記憶装置への書
込は該ステージに影響を与えるが、該データ記憶
装置の読取は該ステージに影響を与えない。７つ
の命令のクラスは以下の通りである。 クラス １： 上記プロセツサのステージ１に於ける順次アド
レス・レジスタ（SAR）１６、保管レジスタ３
８又はスタツク・レジスタ１８に於けるプログラ
ム・カウンタの値を修正する命令。これらは、ブ
ランチ命令を含む。これらの命令は、ステージ２
に於て完了する。 クラス ２： 上記プロセツサのステージ２に於けるレジスタ
（即ち、増分レジスタＷ１又はＷ２）を修正し、
メモリ・アクセスを必要としない命令。これら
は、インデツクス・レジスタ・ロード（Ｌ×
１）、Ｖレジスタ・ロード（LV）及びインデツク
ス・レジスタ１加算（Ａ×１）の命令を含む。こ
れらの命令は、フエーズ２に於て完了する。 クラス ３： 上記プロセツサのメモリにデータを記憶する
が、ステージ３以外のステージの状態に影響を与
えない命令。Ｚレジスタ記憶（STZ）の命令は、
このクラスの典型的な例である。これらの命令
は、フエーズ３に於て完了する。 クラス ４： 上記プロセツサのステージ４に於けるサイクル
４の間に操作を生ぜしめるが、他のステージに影
響を与えない命令。上記プロセツサに於ける、加
算、減算及び比較の如き、演算論理機構
（ALU）を用いた全ての算術演算は、特殊な場合
（クラス７）である乗算、割算及び算術的左シフ
トを除いて、このクラスに入る。Ｙレジスタ・ロ
ード（LY）及びＺレジスタ・ロード（LZ）の如
きALUレジスタにローデイングする命令も、こ
のクラスに入る。これらの命令は、４つの全ての
フエーズが完了することを必要とする。 クラス ５： 上記プロセツサに於けるデータ記憶装置（図示
せず）に書込みを行い且つステージ１のスタツ
ク・レジスタ１８のアドレスを変更する命令、又
は該データ記憶装置内のスタツク区域に記憶され
ているアドレスを該スタツク・レジスタに読取る
命令。フエーズ３の間にデータ記憶装置に書込を
行つてフエーズ２の終りにスタツクにローデイン
グするブランチ及びスタツク８５命令、並びにフ
エーズ３に於てデータ記憶装置からスタツク・レ
ジスタへローデイングする戻り（RET）命令だ
けが、クラス５の命令である。これらの命令は、
フエーズ３に於て完了する。 クラス ６： ステージ２に於けるレジスタにローデイングす
るためにメモリを読取る命令。インデツクス・レ
ジスタ・ロード（LX１）命令が、このクラスに
入る。これらの命令は、フエーズ３に於て完了す
る。 クラス ７： 乗算、割算及び左シフトの命令。これらは、ス
テージ４に到達する迄は、クラス４の命令として
取扱われる。この場合、割込は、それらの操作が
完了する迄、禁止される。これらの命令は、４つ
の全てのフエーズが完了することを必要とする。 次表は、命令クラスの機能として、命令により
影響を受けるステージを示す。例えばBS命令
は、ステージ１（SAR、保管、及びスタツク）
のレジスタ並びにステージ３（データ記憶アドレ
ス及び入力）のレジスタに各々のフエーズに於て
影響を与え、LX命令は、フエーズ３の間にステ
ージ２（インデツクス、マスク等）のレジスタに
影響を与えるだけである。

【表】 上記表に基づいて、全ての命令がクラス分けさ
れる。 命令クラスの決定は、デコーダ１０６による命
令OPコードのデコーデイングによつて達成され
る。クラス７の命令だけが特別に取扱われ、それ
らの命令は、初めの３つの実行サイクルの間、ク
ラス４の命令として取扱われてから、パイプライ
ン１００のステージ４に於て反復を要する数のサ
イクルの間、クラス７の命令として取扱われる。 割込不可能な順序とは、割込が行われた場合
に、そのパイプラインに於ける操作を順番外で行
わしめるような、命令の順序である。即ち、或る
命令が部分的に又は完全に操作を完了している
が、前の命令がその操作を完全に完了していない
ときに割込が生じた場合、その未完了の命令は、
後続の命令が命令パイプライン１００の状態を変
更していれば、再び実行されないことがあるた
め、命令パイプライン１００の操作を停止させ
て、割込を受入れることができないことがある。 割込が受入れられるかどうかを決定するには、
連続する４つ迄の命令が考慮されねばならない。
殆どの命令の順序が割込可能であるので、割込不
可能な５つの順序が極めて容易に定義される。何
故それらが割込不可能であるかを以下に示す。 命令ａ，ｂ，ｃ及びｄの順序に於て、それらの
命令は、割込要求信号が線９８上に受取られた
時、命令パイプライン１００のフエーズ４，３，
２及び１に各々存在しているものと仮定する。
又、命令ｄは、任意のクラスの命令でよく、上記
割込が生じたとき、命令記憶装置６から取出され
る途中（その命令サイクルのフエーズ１）であつ
たものと仮定する。割込処理装置は、命令ｄの取
出が完了する迄、その割込を保留する。命令ｄの
取出が完了する間に、命令パイプラインの命令の
順序が、割込可能順序検出パイプライン１０２に
於て、割込不可能な命令の順序について調べられ
る。次表は、５つの割込不可能な命令の順序を示
している。

【表】 上記表に於ける各順序が何故割込不可能であ
るかについて、以下に説明する。 １ 命令の順序(1)は、以下の理由により、割込不
可能である。クラス６の命令（命令ａ）が完了
して、インデツクス・レジスタを修正（更新）
しているが、その操作に於てインデツクス・レ
ジスタの古い値（即ち、命令ａにより修正され
る前の値）を用いたクラス４の命令（命令ｂ）
は完了していない。この順序に割込が生じた場
合には、インデツクス・レジスタがクラス６の
命令（命令ａ）によつて修正されているので、
インデツクス・レジスタの古い値を回復して、
命令ｂを再実行することができなくなる。 ２ 命令の順序(2)は、順序(1)の場合と同一の理由
により、割込不可能である。即ち、クラス２の
命令（命令ｃ）が完了して、インデツクス・レ
ジスタを修正しているが、インデツクス・レジ
スタの古い値を用いたクラス４の命令（命令
ｂ）は完了していない。従つて、この順序に割
込が生じた場合には、インデツクス・レジスタ
が命令ｂによつて修正されているので、インデ
ツクス・レジスタの古い値を回復することがで
きなくなる。 ３ 命令の順序(3)は、順序(1)及び(2)の場合と同種
の理由により、割込不可能である。即ち、クラ
ス６の命令（命令ｂ）が完了して、インデツク
ス・レジスタを修正している。従つて、割込が
許された場合には、インデツクス・レジスタの
古い値を必要とする、パイプラインに於ける他
の命令がそれらの古い値を回復することができ
なくなる。この場合に於て、インデツクス・レ
ジスタが用いられていないときに、或る命令ｃ
及びｄの順序に割込不可能のフラグが立てられ
る場合があるが、これは厳しい制約にはならな
い。 ４ 命令の順序(4)は、以下の理由により、割込不
可能である。クラス４の命令（命令ｂ）は完了
していないが、クラス１の命令（命令ｃ）は、
既に完了している命令により設定された条件コ
ードに基いて完了している。命令ｂがそれらの
条件コードを変更している場合があり、従つ
て、古い条件コードを必要とするような命令ｃ
を再実行することができなくなる。 ５ 命令の順序(5)は、以下の理由により、割込不
可能である。クラス５の命令（命令ｃ）は、ス
タツク及びアドレス・ポインタを変更させてい
るが、完了しておらず、スタツクの値を記憶し
ていない。従つて、割込が許された場合には、
命令ｃが取出されたときに存在したいた、
SP、PC等の古い値を回復することができなく
なる。 上述の如く定義された割込不可能な順序を検出
するために、複数ステージの割込可能順序検出パ
イプライン１０２が用いられる。この検出パイプ
ラインは４ステージの単一ビツト・パイプライン
であり、命令パイプライン１００に於ける各命令
は割込クラス・デコーダ１０６によりその割込ク
ラスにクラス分けされ、対応する標識ビツトが該
デコーダから７つの割込クラス出力線１０８の１
つに出力される。検出パイプライン１０２の各ス
テージに於ける標識ビツトは、複数サイクルの命
令がステージ４に於て実行されているサイクルの
場合を除いて、各サイクル毎に１ステージ宛、パ
イプライン１０２をシフト・ダウンされる。ステ
ージ４のラツチ１３０がターン・オンされたと
き、線９８上に生じている割込要求信号は、例え
ば線１３２によつて、そのサイクル中に生じるこ
とを禁止される。 例えば、第１図に於て、クラス５の命令が、ラ
ツチ１２８をセツトすることにより、パイプライ
ン１０２のステージ３をターン・オンさせる。次
のサイクルの間に、ステージ３に於ける標識ビツ
トは、ステージ４にシフトされてラツチ１３０を
セツトし、ターン・オンさせて、そのサイクル中
の割込を禁止する。 整然とした回復可能な割込を生ぜしめるために
は、割込が可能であることが決定された後に、更
に幾つかの機能が達成されねばならない。例え
ば、前述の米国特許明細書に於けるプロセツサの
命令パイプライン１００に於ける命令は、整然と
した方法で延期されねばならない。そのために
は、命令の制御、終了及び完了機能が同時に行わ
れねばならない。上記プロセツサの命令パイプラ
イン１００の第１ステージに於ける命令は、完全
に抑制される。その第４ステージに於ける命令
は、実行を完了することができる。ステージ２及
び３に於ける命令は、各々のステージに於て実行
を完了することができるが、後続のステージに於
て更に実行されることを抑制される。これは、ス
テージングされたOPコード・レジスタ中にNOP
を入れることにより行われる。 割込が最終的に受入れられたとき、戻りアドレ
スは必ずしもそのとき取出されている命令のアド
レスではなく、割込が生じたときの命令パイプラ
イン１００に於ける実際の命令の順序に応じて、
前の命令又は更に前の命令のアドレスである場合
がある。次表は、命令パイプラインに於ける種々
の命令の順序に対する割込の戻りアドレスを定義
するために、３つの場合を示している。 この場合にも、命令ｄは、任意のクラスの命令
でよく、割込が生じたとき、取出される途中であ
つたものと仮定する。前述の場合と同様に、プロ
セツサは、命令ｄの取出が完了する迄、割込を保
留する。パイプラインに於ける命令の順序が割込
可能であることが決定された場合に、割込が行わ
れ、割込の戻りアドレスが命令ｄ（順序(1)の場
合）、命令ｃ（順序(2)の場合）、又は命令ｂ（順序
(3)の場合）として演算される。

【表】 次に、何故戻りアドレスが上記表に示されて
いるようになるかそして割込の後にどの命令が再
実行されるかについて説明する。 １ 順序(1)の場合の戻りアドレスは、命令ｄであ
り、これは単に命令ｄを再実行することを意味
する。それは、クラス１又は２の命令である命
令ｃがフエーズ２に於て完了し、クラス１，
２，３又は５の命令である命令ｂがフエーズ３
に於て又はその前に完了しているためである。
割込処理装置は単に、命令ｄを再実行するとき
に、パイプライン中に、完了した命令（ｃ，ｂ
及びａ）の代りにNOPを挿入する。 ２ 順序(2)の場合の戻りアドレスは命令ｃであ
り、これは１つの命令をバツク・アツプして命
令ｃを再実行することを意味する。それは、ク
ラス３，４，６又は７の命令である命令ｃはま
だ完了していないが、クラス１，２，３又は５
の命令である命令ｂがフエーズ３に於て又はそ
の前に完了しているためである。この場合に
も、割込処理装置は単に、命令ｃを更実行する
こときに、命令ｂ及びａのためにNOPを挿入
する。 ３ 順序(3)の場合の戻りアドレスは命令ｂであ
り、これはパイプラインが命令ｂ迄２つの命令
をバツク・アツプされねばならないことを意味
する。それは、クラス４又は７の命令である命
令ｂが未だ完了していないためである。命令ａ
がどのクラスの命令であつてもよくはない理由
は、それがクラス６の命令であつた場合には、
その順序は割込不可能になるためである。又、
命令ｃがクラス１，２又は５の命令であつた場
合には、それは割込不可能な順序になる。 第１図に示されている如く、割込まれたプログ
ラムが再実行される戻りアドレスを決定するため
に、複数ステージの可変戻りアドレス生成パイプ
ライン１０４が用いられる。戻りアドレス生成パ
イプライン１０４は、３つの可能な戻りアドレス
の各々のための異なる３つの出力１４０，１５２
及び１６０を有するステージングされた論理の木
である。第１図に示されている如く、戻りアドレ
スは、そのときのPC（プログラム・カウンタ・
アドレス値）又はPC―１或はPC―２である。こ
の場合にも、割込可能順序検出パイプライン１０
２の場合と同様に、この場合には戻りアドレスを
決定する。パイプライン式順序デコーデイングが
示されている。 戻りアドレス生成パイプライン１０４により決
定される実際の戻りアドレスは、そのときのPC
値を用いることにより又はそれから１又は２を減
ずることにより決定されることができる。減算を
行わずに、前の２つのPC値がレジスタ１６４及
び１６８に保管されてもよい。それらのいずれに
よつても、正しい値が得られる。 割込が可能なときを決定し、整然とした方法で
パイプラインを遮断し、適切な戻りアドレスを生
成する第１図の割込機構を用いた場合、他の割込
及び回復のプロセスは任意の標準的な処理装置の
場合と同様である。戻りアドレス及び無効にされ
得る必要なマシン状況が保管される。割込んだプ
ログラムが完了すると、割込まれたマシン状況が
回復されて、保管されている戻りアドレスに制御
がブランチされる。 操作例 第１図に於て、割込可能順序検出パイプライン
１０２の論理及び戻りアドレス生成パイプライン
１０４の論理が示されている。この特定の場合に
於て、この論理が、割込可能な順序を生成して、
どの戻りアドレスが用いられるべきかを決定する
機能をどの様にして実施するかを示すために、幾
つかの例を示す。第１図に於ける割込可能順序検
出パイプライン１０２に於て、割込クラス７の信
号の場合について考えてみる。その信号が割込ク
ラス出力線１０８に達すると、第１サイクルに於
て、ラツチ１１２がセツトされる。第２サイクル
に於て、その信号はORゲート１１６を経て伝播
して、ラツチ１１８をセツトする。第３サイクル
に於て、上記信号はORゲート１２６を経て伝播
して、ラツチ１２８をセツトする。第４サイクル
に於て、上記信号はラツチ１３０をセツトして、
割込を禁止し、即ちそのサイクルに割込が生じる
ことを防ぐために線１３２上のステージ１に割込
禁止信号をセツトする。 割込可能順序検出パイプライン１０２の論理が
割込の禁止を生ぜしめることができる場合は、他
にも多数存在する。割込クラス出力線１０８上に
於けるクラス４の割込信号は、第２サイクルに於
て、ラツチ１２０をセツトする。ORゲート１２
２を経て伝播するクラス１又は２のいずれかの割
込信号が存在して、ANDゲート１２４に於てラ
ツチ１２０の出力と組合わされた場合には、それ
らの信号はラツチ１２８をセツトする。又、OR
ゲート１２６を経て伝播するクラス５の割込信号
を、第３サイクルに於てラツチ１２８をセツトす
ることができる。これは又、ラツチ１３０をセツ
として、そのサイクルに対する割込を禁止する。
以上に於て、割込可能順序検出パイプライン１０
２を経て伝播して、割込の禁止をセツト・アツプ
することができる。信号又は信号の組合せの２つ
の例を示した。 戻りアドレス生成パイプライン１０４の論理も
同様にして働き、種々の組合せの順序命令が種々
のステージに於てラツチをセツトし、最後に３つ
の異なる信号の１つをセツト・アツプして、戻り
アドレスが何であるかを決定する。その戻りアド
レスは、そのときのプログラム・カウンタ値
（PC）、該プログラム・カウンタの前の値（PC―
１）、又は更に前の値（PC―２）のいずれかであ
る。 戻りアドレス生成パイプライン１０４に於て、
出力線１０８上の割込クラス１，２，３又は５の
信号がゲート２０３に入つて、ラツチ２０２をセ
ツトする場合について考えてみる。次のサイクル
に於て、上記信号は、ORゲート２０１からの割
込クラス１又は２のいずれかの信号とANDゲー
ト２００に於て組合わされて、ラツチ１３６をセ
ツトする。従つて、この場合には、或るサイクル
に於ける４つのクラス１，２，３又は５のいずれ
かの信号が、次のサイクルに於て、クラス１又は
２のいずれかの信号と組合わされて、ラツチ１３
６がセツトされる。その次のサイクルに於て、上
記信号はラツチ１３８をセツトする。従つて、割
込がそのサイクルに於て生じた場合には、そのと
きのプログラム・カウンタの値（PC）の戻りア
ドレスが用いられる。エネーブル信号が線１４０
を経て第２図のゲート１６２へ伝播して、そのと
きのプログラム・カウンタの値（PC）を戻りア
ドレスとしてスタツク・レジスタ１８に入力させ
る。 他の組合せ又は順序の割込クラスの命令によ
り、プログラム・カウンタの前の値が選択される
場合もある。或るサイクルに於て、出力線１０８
上に生じたクラス１，２，３又は５の信号がラツ
チ２０２をセツトする場合について、再び考えて
みる。次のサイクルに於て、上記信号は、ORゲ
ート２０５からの割込クラス３，４，６又は７の
いずれかの信号とANDゲート１４６に於て組合
わされて、ラツチ１４８をセツトする。その次の
サイクルに於て、ラツチ１５０がセツトされて、
プログラム・カウンタ値から１を減じた値（PC
―１）が戻りアドレスとして用いられる。PC―
２の戻アドレスは、多数の命令の順序の中の１つ
によつて選択される。割込クラス１，２，３，
４，５又は７のいずれかの信号がORゲート２１
０に於て組合わされて、ラツチ２０８をセツトす
る場合について考えてみる。次のサイクルに於
て、上記信号はANDゲート２０７に於てORゲー
ト２０９からのクラス４又は６の信号と組合わさ
れ、これらの２つのサイクルにこの命令の順序が
生じたときに、ラツチ２０６がセツトされる。そ
の次のサイクルに於て、ラツチ２０６の出力が、
ANDゲート２０４に於て、そのサイクル中にOR
ゲート２０５に於て組合わされたクラス３，４，
６又は７の信号の１つと組合わされる。その効
果、ANDゲート２０４を経た伝播した信号はツ
チ１５６をセツトする。これは、ラツチ１５８を
セツトし、プログラム・カウンタ値から２を減し
た値（PC―２）が、そのサイクルに於て生じる
割込のために選択された戻りアドレスとなる。 以上に於て、割込可能順序検出パイプライン１
０２及び戻りアドレス生成パイプライン１０４の
組合せ及び順序論理に於ける割込クラスの信号の
順序の流を示した。

【図面の簡単な説明】

第１図は本発明による割込処理装置の１実施例
を示す論理図、第２図は、第１図に於ける命令取
出及び順序づけステージ即ちフエーズ１を示すよ
り高いレベルの機能ブロツク図である。 １…命令取出及び順序づけステージ（フエー
ズ）、２…アドレス生成ステージ、３…データ記
憶制御ステージ、４…ALUステージ、６…命令
記憶装置、１２…プログラム・カウンタ・マルチ
プレクサ（PC MUX）、１６…順次アドレス、・
レジスタ（SAR）、１８…スタツク・レジスタ、
２０…割込及び順序づけ制御装置、３８…保管レ
ジスタ、９８…割込要求信号線、１００…命令パ
イプライン、１０２…割込可能順序検出パイプラ
イン、１０４…戻りアドレス生成パイプライン、
１０６…割込クラス・デコーダ、１０８…割込ク
ラス出力線、１３２，１４０，１５２，１６０…
出力線、１７４…割込レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ データ・プロセツサに於て、少なくとも命令
   記憶装置から機械語命令を順次取り出すための命
   令ステージ、データのアドレスを生成するための
   命令ステージ、データの読取りや書込みを行うた
   めの命令ステージ、及び演算を行うための命令ス
   テージを含む一連の命令ステージを有し、順次の
   機械語命令を該一連の命令ステージにおいて順次
   処理する型の命令パイプラインのための割込処理
   装置であつて、 上記命令記憶装置の出力に接続された入力を有
   しており、上記機械語命令の各々が複数の割込ク
   ラスのどれに属するかをデコードして、複数の割
   込クラス出力線の対応する１つに信号を出力する
   割込クラス・デコーダと、 上記一連の命令ステージに対応づけられた一連
   のステージング・レジスタを有すると共に、上記
   割込クラス出力線に接続されており、順次の機械
   語命令に応じて上記割込クラス出力線に順次出じ
   る信号が割込クラスの観点から所定の順序になつ
   ていることを検出して所定のステージング・レジ
   スタに割込不可能順序標識ビツトを記憶し且つ上
   記一連の命令ステージにおける各機械語命令の処
   理に同期して該割込不可能順序標識ビツトを順次
   のステージング・レジスタを通してシフトする機
   能を有することにより、割込クラスの観点から所
   定の順序になつている複数の機械語命令が、丁
   度、複数の特定の命令ステージにおいて処理され
   ているとき、上記割込不可能順序標識ビツトを最
   後尾のステージング・レジスタから出力線へ送り
   出すように動作する割込可能順序検出パイプライ
   ンと、 割込信号線に接続されたデータ入力、上記割込
   可能順序検出パイプラインの上記出力線に接続さ
   れた制御入力、及び上記命令パイプラインに接続
   された出力を有しており、上記割込不可能順序標
   識ビツトが上記制御入力に与えられたとき、上記
   割込信号を記憶し、上記割込不可能順序標識ビツ
   トが上記制御入力に与えられていないとき、上記
   割込信号を上記命令パイプラインへ通過させるレ
   ジスタとを有し、 割込みクラスの観点から所定の順序になつてい
   る複数の機械語命令が複数の特定の命令ステージ
   において処理されている状態においては、上記命
   令パイプラインに対する割込みを禁止する割込処
   理装置。