JPS6231465A - 複数の緊密結合プロセツサを採用したマルチプロセツサ・コンピユ−タ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は・マルチプロセッサ・コンピュータ・システム
に関し、更に詳しくは複数の緊密結合プロセッサからな
るマルチプロセッサ番コンピュータ・システムに関する
ものである。

（従来の技術） コンピュータ産業で現在性なわれている開発はコンピュ
ータ・システムがますます大型化され、機能が高度化さ
れる傾向にある。これらの開発は多くの場合、より高速
で安価な回路素子によって可能になっている。また、シ
ステムのスループット（処理能力）はコンピュータ・シ
ステムの構造を改善することによってさらに向上してい
る。コンピュータ構造の面で特に注目されているのが、
複数の独立処理機構が共通の作業負荷を分担する機能を
もつマルチプロセッサ・コンピュータ・システムである
。

この数年、さまざまなタイプのマルチプロセッサ構成が
多数設計されている。事実、多くのメインフレーム（大
型コンピュータ）メーカと一部のミニコンピユータ拳メ
ーカは、現在、２ないし４個のプロセ゛ツサからなるシ
ステムを提供している、しかし、これらの構成からなる
コンピュータは代表的なプロセッサが高価であるため製
造費が高くなっているのが実情である。したがって、マ
ルチプロセッサ・コンピュータ・システムは可用度の高
い適用業務（たとえば、通信、銀行業務、航空会社予約
業務）に大部分が利用されている。

マルチプロセッサ構成にする別の目的は、並列に動作す
る複数の処理機構を採用して、データ処理量を、可能な
かぎりの速度で動作する単一プロセッサで得られる処理
量よりも増加させることにある。１つの例として、デジ
タル・コンピュータで扱っている多くのアルゴリズムと
計算は並行処理が可能である。さらに、プロセッサを高
速化するための費用はある限界点をこえると急激に増加
するので、対応するレベルをこえる処理能力は、単一プ
ロセッサの速度を高速化するよりも、比較的低速のプロ
セッサを多数採用した方がより経済的な方法で達成でき
ることが明らかになっている、マイクロプロセッサが急
速に進歩していることから、単一プロセッサがもつ性能
以上の性能を必要とする、性能に左右されやすい適用業
務の数はすでに非常に少なくなっており、今後も減少の
傾向にある。

マルチプロセッサの使用によって得られる利点のいくつ
かは、システムの信頼性を著しく低下させることによっ
て達成されており、またプログラミングの容易性が犠牲
になっている。これらの欠点はプロセッサの階層構造に
よるものである。信頼性の問題をよく引き起こしている
１つの特徴は従来の構造では、各通信装置や入出力装置
がプロセッサのうちのどれか１つに結びついていること
にある。この場合、あるプロセッサに障害が起こると、
システム全体が所期の全体目的を果たせないことになっ
てしまう。

代表的なマルチプロセッサ・システムの結合方式には、
２つの方法がある。「閉鎖結合」マルチプロセッサ・シ
ステムでは、各プロセッサは、処理機構、私用メモリ、
入出力インタフェース、および単独のオペレーティング
・システムからなる閉鎖的なコンピユーテイング環境で
稼動している、この種のシステムでは、各プロセッサは
高速ネットワークでの独立システムの場合と同様に孤立
しているので、柔軟性と処理能力に制約がある。

さらに、２つ以上のプロセッサを同じタスクに効率的に
割り当てるためには、プロセッサの切替えを行なうたび
に大量のデータやコンテキストを転送する必要がある。

このため、急速に変化する作業量に合わせてプロセッサ
のプールを動的に平準化するには限界がある。

緊密結合システムでは、マルチプロセッサは共通のバス
、メモリ、入出力装置、およびオペレーティング・シス
テムを共用する。王の種のアーキテクチャでは、オペレ
ーティング・システムのコピーは１つだけあれば、数ｌ
ＯＯにわたるプロセスを多数の個別的マイクロプロセッ
サ上で稼動させることができる。すべてのプロセッサ、
したがってプロセスは、主メモリ全体、ネットワーク全
体と入出力インタフェース、および大容量記憶装置全体
を共用してアクセスする。このようにアクセスを共用に
すると、拳きプロセッサを最大限に利用することができ
ると共に、メモリ空間とバスφバンド幅を無駄なく利用
することができる。というのは、アクセスを共用すると
、データの複写が最小限ですみ、コンテキスト切替えが
最小限ですむからである。この種のシステムでは、どの
プロセッサもどのプロセスにもいつでも使用ができる。

この設計は非常に柔軟性があるので、その処理能力を最
大限に生かすことができ、拡張性が増加し、また幅広い
応用分野に利用できる。

マイクロプロセッサ・システムを設計する際、処理効率
を最大にするためにはいくつかの考慮が必要である。そ
の考慮要因の１つ１１νとのメーカもさまざまな種類の
マルチプロセッサもシステムを用意する必要があること
である。システムに変化をもたせるためには、性能と価
格の両面の考慮が必要である。限られた数のコンピュー
タ・ファミリ製品の中から１つを選らぶことは、コンピ
ューター２γミリに属する異種製品を設計、開発すると
高価になるので、望ましい解決方法でないことがよくあ
る。

マルチプロセッサ・コンピュータ・システムの設計にお
ｌ、）てもう１つ考慮すべき重要なことは、システムが
プロセッサ、入出力装置、メモリ・モジュールといった
。いくつかの異種タイプのモジュールから設計されると
き、どれか１つのモジュールに障害が起こっても、マル
チプロセッサ・コンピュータ・システムの誤動作の原因
になってはならない、ということである、モジュールに
冗長性をもたせて、退出なソフトウェアによるサポート
で欠陥モジュールを使用禁止にすることによって、故障
時間を最小にして連続動作ができるようにするのが理想
的である。

マルチプロセッサ・システムの設計費用をできるかぎり
低く抑えるためには、マルチプロセッサ・コンピュータ
・システムを、代表的なミニコンピユータに見られるよ
うに、多数の個別ボードで構成しないことが重要である
。これに対し、マルチプロセッサφコンピュータ会シス
テムを少数のモジュールで構成し、各モジュールに冗長
性をもたせると、・システムは高速化し、設計費用が安
くなり、また、個々のモジュールもタイプを大量生産で
きるので、従来の技術に比べて製造費が改善されること
になる。

性能と柔軟性が最重要視されるどのマルチプロセッサ・
システムにおいても、システムの各種モジュール間を結
ぶバスは、データ転送速度が非常に高速になっているこ
とが必要である。また、この種のシステムは、バスに対
するアクセスを公平に仲裁して、モジュールがいつまで
もアクセスを拒否されたままにならないようになってい
なければならない、また、データ転送速度を高速化する
ための望ましい方法は、バスを保留バス（ｐｅｎｄｅｄ
ｂｕｇ）、つまり、情報要求を、それによって生成され
る応答から一時的に切り離す構造のバスにすることであ
る。操作を保留にすると、比較的低速の複数の装置（た
とえば、プロセッサ）は、単独の装置が単独に管理する
場合よりも高速の転送を扱えるように設計されたバスの
バンド幅を無駄にしないで、他の低速装置（たとえば、
主メモリーバンク）と連゛絡することができる。要求が
保留されると、その要求に要求側のＩＤが付けられ、機
会があり次第受取側に送られる。受取側がそのあといず
れかの時期に応答すると、その応答に要求側のＩＤが付
けられる。このトランザクションに関係するどちらの側
も、他の要求側と受取側が関係する他の多くのトランザ
クションが要求とその応答の間に介入することがあって
も、そのことに気付かないようになっている。

２つ以上のプロセッサからなるどのコンピュータ・シス
テムにおいても、もう１つ要求される条件は、どのプロ
セッサもメモリに対してアトミッり・テストとセット操
作が行なえるようになっていることである。アトミシテ
ィ（ａｔｏｍｉｃｉｔｙ）を保証する１つの方法として
、読取り一変更−書込み操作が終るまで、メモリにつな
がる経路、つまりバスを拘束する方法が知られている。

性能に影響を受けやすいシステムでは、この方法が望ま
しくないことは明らかである。保留バス、つまり、読取
リサイクルが他のバス操作とインタリーブするバスでは
、メモリにつながる経路を拘束できないからである。そ
の結果、メモリ内の記憶場所をロックするためには外部
の方法が必要になる０本発明のメモリはバンク単位のイ
ンタリーブ方式を採用しているので、メモリをバンク単
位でロックすることが可能である。しかし、メモリ・バ
ンクのサイズが一定であるとすると、４メガバイト境界
上でメモリをロックするのは、極めて望ましくない。

（発明が解決しようとする問題点） 本発明の主目的は多数のプロセッサからなるマルチプロ
セッサ・コンピュータ・システムを提供することにある
。

本発明の別の目的は複数のプロセッサが緊密結合された
マルチプロセッサ・コンピュータ・システムを提供する
ことにある。

本発明のさらに別の目的は、ユーザがコンピュータ・フ
ァミリを構成する限られた数の製品の中から選択しなく
ても、正しいレベルの性能や価格で構成できるマルチプ
ロセッサ・コンピュータ・システムを提供することにあ
る。

さらに本発明の別の目的は、あるモジュールが使用不能
になってもシステムの他のモジュールに影響を与えない
少数のモジュール・タイプの使用によって実現される高
信頼性を備えたマルチプロセッサ・コンピュータ・シス
テムを提供することにある。

本発明の別の目的はデータ・バスやアドレス・バスを拘
束しないでベクトル割込みを転送できるマルチプロセッ
サ・コンピュータ・システムを提供することにある。

本発明のさらに他の目的は少数のモジュールに冗長性（
複数のコーピーからなる）をもたせたマルチプロセッサ
・コンピュータ・システムを提供することにある。

本発明のもう１つの目的は別の同種マルチプロセッサ拳
コンピュータ・システムと結ぶことによって拡張可能な
マルチプロセッサ・コンピュータ・システムを提供する
ことにある。

さらに本発明のもう１つの目的はデータ転送速度が非常
に高速なシステム・バスを備えたマルチプロセッサ・コ
ンピュータ・システムを提供することにある。

本発明の別の目的はシステム・バスを拘束しないでアト
ミック・テストとセット操作が行なえるメモリ・システ
ムを備えたマルチプロセッサ・コンピュータ・システム
を提供することにある。

本発明のマルチプロセッサ拳コンピュータ・システムは
、複数の異種モジュールの１ないし２以上のコピーから
構成されている。プロセッサ・モジュールは少なくとも
１個のプロセッサ（処理機構）から構成されており、シ
ステムの他の構成要素と独立にやりとりができるよテ【
イっている。

システムはこれらのモジュールを複数使用して構成する
ことが可能である。システムは、これらのモジュールの
１つに障害が起こったり、これらのモジュールの１つの
プロセッサに障害が起こると、そのモジュールまたはプ
ロセッサを論理的にシステムから切り離すことによって
、その障害を処理する。これらのプロセッサ・モジュー
ルの各々は、さらに、参照頻度の高い命令やデータを保
管するキャッシュ・メモリを備えている。キャッシュを
使用すると、データ・アクセス・タイムが大幅に短縮さ
れ、またバスを経由して送られる要求数が少なくなるの
で、バス上のトラフィック量が大幅に減少する。キャッ
シュはライトスル一方式と非ライトスル一方式のどちら
のキャッシュも可能である。

プロセッサΦモジュール上のプロセッサのすべてによっ
て共用されるメモリ・モジュールは、ランダム・アクセ
ス・メモリ（ＲＡＭ　）チップの少なくとも１個の独立
バンクを備えている。各メモリ・モジュールは、モジュ
ール間で少なくとも４重インクリーピングをサポートす
るので、メモリ・モジュールは最大バス速度で動作がで
きるようになっている。

マルチプロセッサ・コンピュータ・システムの主要要素
は、システムのモジュールすべてを相互に結ぶシステム
・バスである。このバスは、データ・バス、アドレス・
バス、ベクトル−バス、および制御バスの４個のバスか
ら構成されている。

これらのバスを通る連絡はいったん保留されてから、こ
れらのバス経由でパイプライン方式で並列に送られるの
で、システム・バスは高速にデータを転送することがで
きる０本発明の実施例では、システム・バスは毎秒１０
０メガバイトの速度でデータの転送が可能である。

システム制御モジュールは、本発明のマルチプロセッサ
・コンピュータ・システムでは、連絡仲介センタ、バス
調整役、および診断センタの働きをするものである。ベ
クトル・バス、データ・バス、およびアドレス・バスの
バス拳アービタ機能をもつのが、システム制御モジュー
ルである。また、システム制御モジュールはシステム内
のすべてのモジュールが使用するシステム魯クロック機
構を備えている。アドレス会バス・アービタは。

目標の装置が要求を受け付けることができなかったため
実行されなかった読取りまたは書込み要求を自動的に再
試行（ＲＥＴＲＹ　）することによってバス争奪問題を
軽減化するものである。　０ＮＪＡＮ機能は、メモリ・
から返されるデータが、連続する多数の書込み操作が存
在するために共用読書きデータ・バスから締め出される
のを防止するものである本発明のマルチプロセッサ・シ
ステムはＶＩ４Ｅｂｕｓのような業界標準バスに結ぶア
ダプタのほかに、イーサネットや大容量記憶モジュール
を装備することも可能である。

マルチプロセッサ・コンピュータ・モジュールは、大型
アレイ・マルチプロセッサ（ＬＡＭＰ）インタフェース
・モジュールを介して他のマルチプロセッサ・コンピュ
ータ・システムと結合することが可能である。このＬＡ
ｍＰインタフェース・モジュールには、プロセッサ・モ
ジュールの各々に装備されたキャッシュ・メモリと同じ
働きをするキャッシュ会メモリを装備させることが可能
である。バス・アービタはＬＡｍＰインタフェース経由
でバス上を送られてきた要求を、バスに結ばれた別のモ
ジュールから送られてきた他の要求と同じように取り扱
う。

（問題点を・解決するための手段） 以下、添付図面を参照して本発明の各種実施例について
詳述する０本発明のマルチプロセッサ・コンピュータ・
システムは、モジュール方式による処理能力、高速共用
メモリおよび構成に含まれる入出力装置の能力を結合し
て、マイクロコンピュータからメインフレームにいたる
までの処理能力を備えた単一製品に完成したものである
。第１図に示すように、マルチプロセッサ・システム１
゜は４種類の基本モジュール、つまり、プロセッサ・モ
ジュール２０、共用メモリｅモジュール４０．システム
制御モジュール８０、およびイーサネット／大容量記憶
モジュール８０から構成されている。

プロセッサ・モジュール２０は、第２図に示す好ましい
実施形態では、独立の１０　ＭＨｚ　Ｎ５３２０３２プ
ロセツサ２１が２個と、共用キャッシュ・メモリ２２が
１個で構成されている。各プロセッサ・モジュールは３
２ビツト物理アドレスを生成するメモリ管理機構２４を
備えている。また、これらの２プロセツサは、３２ビッ
ト幅の内部データ・バス（ＩＩＩＢ　）　２３および３
２ビ、ット幅の内部アドレス・バス（ＩＡＢ　）２５を
共用する。ＩＤＢ　２３とＩＡＢ　２５は、ｃｐｕ内の
データおよびアドレス−トランシーバとレジスタ２６が
バッファとなってプロセッサ２１に、またバスΦデータ
・トランシーバ２７とアドレス・レジスタ２８がバッフ
ァとなってシステム・バス１００に結ハれている。

キャッシュ２２は、参照頻度の高い命令やデータを、高
速スタチックＲＡＭの大官ｉ　（３２にバイト）バンク
に置いておくことによって、メモリ・アクセス・タイム
を短縮するために設けられたものである。メモリ令デー
タは、通常、主メモリ記憶場所が、あるシュアル・プロ
セッサ・モジュール２２内の２プロセツサのどちらかに
よって読み書きされると、キャッシュ内に書き込まれる
。キャッシュに保管された記憶場所のアドレスのインデ
ックス（指標）は、ＣＰｕタグ・メモリ・アレイ３０に
格納される。そのあとで、主メモリ４０内のこれらの記
憶場所へのアクセスが試みられると、キャッシュ２２に
ある同じデータがアクセスされることになる。キャッ°
シュをアクセスしたときは、主メモリをアクセスしたと
きに起こるプロセッサ待ち状態は起こらない、これは、
要求を出したプロセッサは、他のプロセッサ・モジュー
ル２０内のプロセッサと競合しないで、主メモリがアク
セスされるからである。むしろ、データはプロセッサ・
モジュール２０の内部バス２３を通って渡されるだけで
ある、本実施例では、平均ヒツト率は９０％以上である
。

どのプロセッサ・モジュール２０のキャッシュ２２も、
その内容は主メモリの内容が変更されると（他のシステ
ム装置からの書込みによって）、バス・タグのロジック
によって更新される。このロジックは絶えずシステムｅ
７＜ス１００をスキャンして、ローカルのキャッシュ−
アドレスに係わりをもつ、他のシステム・モジュールか
らのメモリ活動があるかどうかをモニタしている。この
種の書込みが現れると、そのキャッシュ−アドレスの有
効ビット３４は無効状態に切り替えられ、その記憶場所
にあるキャッシュ・データはその関連主メモリ記憶場所
と対応関係がなくなったことを通知する。

その結果、ボード上のプロセッサが次回にそのキャッシ
ュ・アドレスからデータを必要とするときは、関連のキ
ャッシュ項目が無効であることを知ることになる。そこ
で、プロセッサはキャッシュ２２でなく、主メモリをア
クセスしてそのデータを取り出すことになる。これが行
なわれると、キャッシュ２２内の項目は自動的に更新さ
れる。／（スΦタグ記憶域３２はＣＰｕタグ記憶域３０
から独立しており、このデータの写しが保管されている
ので、ＣＰＵによるキャッシュへのアクセス速度に影響
を与えないで、バス番モニタによるキャッシュ内容の更
新を行なうことができる。

能である。ライトスルー・キャッシュを備えたプロセッ
サ・モジュール２０が書込み操作を要求したときは、デ
ータは要求側プロセッサのキャッシュ２２と主メモ１月
０内の該当記憶場所の両方に書き込まれる。ライトスル
ｍ−キャッシュを使用すると、キャッシュと主メモリ間
のデータは常に同時に更新される。

非ライトスルー・キャッシュを備えたプロセッサ・モジ
ュール２０が書込み操作を要求したときは、モジュール
がデータを取得したあと、データはキャッシュ２２にだ
けに書込まれる。バス拳タグ記憶域３２は、書き込まれ
たキャッシュ記憶場所に対応する主メモリ記憶場所には
有効データがないことを示すように更新される。そのあ
と、有効データがあるキャッシュをもつモジュール以外
のプロセッサ・モジュールがその主メモリ記憶場所をア
クセスしようとすると、その試みは有効データがあるキ
ャッシュに送られることになる。非ライトスルー・キャ
ッシュを使用すると、プロセッサ・モジュールが出す書
込み操作が少なくなるので、システム・バス１００上の
上ラフイックが少なくなる。

各ＣＰＵ　２１は、システム・バス１００を介してベク
トルの受渡しを行なう（これについては、後述する）、
シたがって、各プロセッサ２１に関連して割込みＦＩＦ
Ｏ待ち行列３Ｂがあり、この待ち行列には、受け取った
ベクトルが処理されるまで保管されており、処理される
と、ＣＰＵ割込み通知確認サイクル時にＩＤＢ　２３上
にダンプされる。システム・バス１００からのベクトル
は、ＦＩＦＯが一杯であれば、確認通知もＦＩＦＯへの
書出しも行なわれない。

第３図に示す好ましい実施例では、各共用メモリ・モジ
ュール４０は２個の独立メモリ・バンク４１を備えてい
る。バンクは２５６Ｋ　ＭＯＳランダム・アクセス会メ
モリ（ＲＡＭ　）チップで構成することができ、総記憶
容量は４メガバイトまでにすることが可能である。各モ
ジュールはメモリ・サイズが同じボード間で４重インク
リーピング方式をサボートする。

共用メモリ・モジュール４０に保管されるデータはすべ
てエラー訂正コード（ＥＣＣ）が付加されて保管される
。各長話（３２ビツト）の単ビット・エラーはアクセス
のつとＥＣＣで訂正される。２重ビット・エラーは検出
されると、報告されるだけである。さらに、共用メモリ
番モジュール４０はリフレッシュ・サイクルにメモリ−
７レイ全体を走査して、単ビット・エラーが検出される
とその訂正を行なう。１回のリフレッシュ走査は大体４
秒ごとに行なわれるので（２５８Ｋ　ＲＡＭの場合）　
、　Ｅｃｃ走査時に２重ビット（訂正不能）エラーが発
生する確率が減少する。　ＥＣＣ付きであるため、共用
メモリ・モジュール４０上の２メモリ・チップに障害が
起こっても（各チップ内の一方）、システム動作が停止
するおそれはない。

また、各共用メモリ・カード４０には、診断用マイクロ
プロセッサ４６が搭載されており、このマイクロプロセ
ッサは電源投入時と、システム制御モジュール６０上の
システム診断用プロセッサからその指示を受けたとき、
すべてのメモリ・バンクを検査する。共用メモリ・カー
ド４０は制御状況レジスタ４８を管理しており、このレ
ジスタを通して単ビット・エラーと２重ビット・エラー
およびバス・パリティ・エラーを要求側プロセッサに報
告する。

システム制御モジュール（ＳＯＷ　”）　＋３０は、本
発明のマルチプロセッサ会コンピュータ魯システム１゜
では連絡仲介センタ、バス調整役、および診断センタの
働きをするものである。このシステム制御モジュール６
０の各種構成要素は第４図に概略図で示しである。

診断用プロセッサ６２はＮ５３２０１８マイクロプロセ
ツサをペースとしており、１２８にオンボード命スタチ
ックＲＡＭとバッテリでバックアップされた４にスタチ
ックＲＡＭをアクセスする。診断プロセッサ８２は電源
投入後システムの診断と初期設定を行ない、時刻機構を
備えており、システム・コンソール・ボートと２個のユ
ーザ・ボートのほかにシステム制御パネルを監視する。

また、診断プロセッサ６２は、システムに重大エラーが
起こると、システム・バス１００とすべての関連モジュ
ールの制御権を受け取る。エラーがシステム・モジュー
ルのいずれかにある構成部品の障害が原因で起こった場
合は、ＳＣＭ　Ｇｏは、そのモジュールが次回の再始動
時にシステム・バス１００をアクセスするのを拒否する
ことができる。再始動が行なわれたときは、ＳＣＭはそ
のモジュールを非活動モジュールとして扱うようにオペ
レーティング・システムに通知することができる。

診断フロセッサ６２はシステム・バス・インタフェース
８４も備えており、このインタフェースを通して、他の
システム・モジュールがＳＯＮ　共用コマンド／応答メ
モリ・タイマ６６を読み書きしている間に、これと並行
してＳＣＭの診断プロセッサ６２はシステム拳バス１０
０に結ばれた他のモジュールをアクセスできるようにな
っている。

共用メモリ・タイマ機構６Ｂはシステム・バス１００上
のすべての活動モジュールから見えるようになっている
。しかし、この機構は要求を能動的に開始させない、こ
の機構にはタイマがあり、これはプロセス１０と計時割
込みを生成するために使用される。さらに、３２にバイ
ト番スタチックＲＡＭ　も備えており、これは、ＳＯＮ
　６０とシステム・バス１００に結ばれた他のモジュー
ルとの間のコマンドと応答のやりとりに使用される。

下達するように、システム・バス１００は実際には複数
の独立バス（アドレス、データおよびベクトルΦバス）
から構成されており、これらのバスを通して相互に無関
係の情報が各バス・サイクルごとに送られる。その結果
、各バスへのアクセスを別々に仲裁する必要が起こる。

ベクトル・バス・アービタ６５、データ・バス・アービ
タ７０およびアドレス・バス・アービタ７２はこの目的
のために用意されたものであり、本発明の実施例ではシ
ステム制御モジュール６０に設けられている。

システム制御モジュール８０には、さらにマルチプロセ
ッサ・コンピュータ・システム１０のためのシステムま
たはマスタ・クロックが装備されている。このマスタ・
クロックはシステム制御モジュ−ル６０から配分されて
、システム・バス１００　上（７）すべてのバス・クロ
ック線はこのクロック７４によって駆動される。

イーサネット／大容量記憶（ＥＭＳ　）モジュール９０
は、イーサネット・ローカル・エリア・ネットワークと
小型コンピューターシステム・インタフェース（ＳＣＳ
Ｉ）バス９１とのインタフェースとなるものである０本
発明による好ましい実施形態のマルチプロセッサ・シス
テムでは、１個のＥＭＳモジュール上のＳＣ：Ｓ　Ｉイ
ンタフェース９８はＳＭ［ｌディスクと１／２　インチ
番テープ・ドライブをサポートしている。追加のＥＭＳ
モジュールを導入すれば、追加のＳＨＯディスクΦドラ
イブ用のデータ通路を作ることもできるようになってい
る。

第５図に示すように、イーサネット／大容量記憶モジュ
ール９０は、システム・バス・インタフェース９２．ロ
ーカル・エリア・ネットワーク（ＬＡＮ）インタフェー
ス８４、イーサネット／大容量記憶ＣＰＵ　９１３．５
Ｃ９Ｉインタフエース８８の４つの基本要素から構成さ
れている。システム・バス・インタフェース９２は他の
３要素の各々によって共用される。ＬＡＮ　インタフェ
ース９３は、イーサネット・コントローラ、直接メモリ
・アクセス（ＤＭＡ　）機構、およびローカル・メモリ
から構成されている。このメモリは送受信データ、コマ
ンドと状況情報、ネットワーク管理統計、および診断情
報のために使用される。ＬＡＮメモリのどの部分も、Ｌ
ＡＮ　ＤＭＡ機構経由でマルチプロセッサの主メモリか
らデータを入れたり、主メモリに転送したりできる。

ＥＭＳ　ＣＰＵ　９６、好ましくはＮ５３２０３２マイ
クロプロセツサは、プログラム保管用のローカルＲＯＭ
　、プログラムとデータ保管用のローカルＲＡＭ　、ロ
ーカル制御／状況レジスタ、ベクトル割込み機構、およ
びマルチプロセッサ・システム・メモリ内を見るための
２つのウィンドが装備さ、れている。

ＳＯＳ　Ｉインタフェース８日はＳＣＳ　Ｉバス・コン
トローラ、データＦＩＦＯ、マイクロプロセッサ、およ
び５Ｃ９Ｉ　ＤＭＡ機構から構成されている。５Ｃ９Ｉ
コントローラは、５ＣＳＩ　ＣＰＵの制御の下でＳＣ：
ＳＩババスＳＣ９ＩデータＦＩＦＯ間のデータ転送を行
なう、　５Ｃ９Ｉ　ＤＭＡ機構は、マルチプロセッサ・
システに生メモリとＳＣＳ　ＩデータＦＩＦＯの間でど
ちらの方向にもデータの転送が可能である。

ＶＮＥｂｕｓアダプタ・モジュール８８を装備させれば
、さまざまな種類のＶＭＥｂｕｓカードの搭載も可能で
ある。このアダプタはＶＭＥｂｕ＋標準に準拠している
ので、マルチプロセッサ・システムのユーザはシステム
・バス１００と直接にインタフェースで結ばなくても新
しい機能の実装が可能である。このアダプタ８Ｂがあれ
ば、ユーザ設計の特殊目的インタフェースだけでなく、
リアル争タイム入出力インタフェースをシステムに装備
ができる。

各マルチプロセッサ・コンピュータ・システムｌＯは大
型アレイΦマルチプロセッサ（ＬＡｍＰ）インタフェー
スを通してさらに拡張が可能である。第６図に示すよう
に、各システム１０は一連の要求側モジュールと共用メ
モリ・モジュール′で表しているが、　ＬＡｍＰインタ
フェース働モジュール２００とＬＡｍＰ連絡バス２０２
を介して他の同種システムと結ばれている０本実施例の
ように、この種のＬＡ＋ｓＰモジュールを組み込むよう
にシステム設計すると、マルチプロセッサ・システム１
０を最大ＩＢまで収容できる。

第７図に示すように、各ＬＡｍＰインタフェース・モジ
ュール２００はシステム・バス・インタフェース２０４
　とＬＡｍＰバス・インタフェース２０Ｂからなってい
る。さらに、ＬＡｍＰインタフェース・モジュール２０
０は要求側が所属するシステム以外のシステムのメモリ
を短時間でアクセスができるＬＡｍＰキャッシュ２０８
も備えている。また、ＬＡｍＰキャッシュ２０８は、最
もアクセス頻度が高いメモリ記憶場所に対する要求だけ
を扱うので、ＬＡｍＰバス２０２上を送られる要求数が
減少する効果もある。ＬＡｍＰキャッシュ・タグ記憶機
構２１０は各キャッシュ記憶場所の主メモリ・アドレス
のインデックスを、その主メモリが格納されているシス
テム番号と一緒に保管するためのものである。

ＬＡｍＰクラスタ・メモリ検査タグ２１２は、他のＬＡ
ｍＰ相互接続マルチプロセッサ・システムｉｏに送付さ
れた、マルチプロセッサ・システム以外内のメモイ・モ
ジュールに常駐の全メモリ場所のインデックスを保存し
ている。他のＬＡｍＰ相互接続システム・バス１００に
結ばれた要求側と応答側モジュールに影響を与えないシ
ステム会バス１００の要求は、ＬＡｍＰクラスタ・メモ
リ検査タグ２１２　でフィルタにかけられて除かれる。

（作用） システム・バス システム・バス１００は本発明のマルチプロセッサｅコ
ンピューターシステムの各種モジュール間を相互に結ぶ
、主要システム通路である。このバス１００を介して、
プロセッサ、メモリ、直接メモリ・アクセス周辺機器、
およびスレーブ周辺機器が結ばれる。

システム・バス１００は毎秒１００メガバイトの転送能
力をもつ保留バス（ｐｅｎｄｅｄ　ｂｕｓ）である、バ
スは独立に動作するデータΦバス１０２とアドレス・／
＜ス１０４で構成すれている。システム・バス１００は
すべての転送がバス・クロック１０８と同期して行なわ
れる同期式バスである。

第１図に示すように、システム・バス１００はデータ・
バス１０２、アドレス・バス１０４、ベクトル番バス１
０１３　、　ｆｒｉｌ制御バス１０８の４個のバスから
なっている。図示のように、データ・バス１０２を通し
て６４ビー／　）情報がパリティ・ビット付きで転送さ
れ、アト、ス・バス１０４には３２ビツト情報がパリテ
ィ・ビット付きで転送される。データ通路とアドレス通
路を並列にする利点は、時間のかかる多重化の必要がな
いことである。その結果、バスのバンド幅は大幅に増加
する。アドレス・バス１０２とデータ・バス１０４の仲
裁は部分的にのみ分散化されている。現在バスを要求し
ている装置の中でどの装置が最も優先度が高いかの決定
は中央アービタが行ない、選もばれたバス要求側に通知
される。しかし、特定のモジュールを現在許可されてい
る要求側の集りから除くべきかどうかの決定は各モジュ
ールが行なう、あるモジュールにアドレス番バスが許可
されると、そのアドレスと、必要ならば、データを主張
してバス上に送出する。あるモジュールにデータ・バス
が許可されたときは、データを主張してデータ・バス上
に送出する。

システム・バス１００で採用している各種仲裁方式につ
いて説明する前に、各種データ転送サイクルについて説
明することにする。上述したように、本発明のシステム
での転送は保留転送として行なわれる。つまり、読取り
データ転送のアドレスが受取側に送られると、バスは返
却データの準備中に他の操作をインタリーブするように
なっている。言い換えれば、バスはデータが返却される
まで待たないのである。しかし、書込みアドレスは受取
側に送られると、必ず次のサイクルで書込みデータが書
き出されるようになっている。

７Ｆレス・バス１０４の使用を要求できるモジュールは
さまざまである。これらのモジュールはプロセッサ・モ
ジュール２０、入出カモジュール９ｏおよびＬＡｍＰイ
ンタフェース・モジュール２００がらなっている。アド
レス・バスの使用を希望するモジュールが要求を送出す
ると、この要求は制御線１０８を経由してアービタが収
容されているシステム制御モジュール８０に渡される。

アドレス・バス・アービタ７２がアドレス拳バス１０４
へのアクセスを許可すると、許可されたモジュールのア
ドレスが次のクロック期間にアドレス令バス１０４上に
送り出される。要求した操作がＷＲＩ　ＴＥ操作である
と、書き込むべきデータは、アドレスがアドレス・バス
１０４上に置かれた期間に続く次のクロック時にデータ
・バス１０２上に送出される。

データ・バス１０２の使用を要求できるモジュールもさ
まざまである。データ魯パス１０２の使用を希望するモ
ジュールが要求を送出すると、この要求は制御線１０８
を経由してデータ・バス・アービタ７０が収容されてい
るシステム制御モジュール６０に渡される。データ・バ
ス１０２へのアクセスを要求するモジュールは、アドレ
ス・バス１０４モモニタして、書込みデータがデータ・
バス１０２上に送出されようとしているかどうかを判断
しなければならない、もしそうであれば、要求側モジュ
ールは要求を保留して、あとでデータΦバスを要求しな
おすことになる。

上述したタイミングと転送サイクルの例を示したのが第
８図である。第８図に示すように、制御線は２本あり、
一方はデータ・バス・アービタと結ばれ、他方はアドレ
ス・バス・アービタと結ばれている。ある要求が要求側
モジュール（要求側＃１）から到来すると、アドレス・
バス・アービタ７２は最初のクロック期間に要求側＃ｌ
にアドレス・バス１０４へのアクセスを許可する０次の
クロック期間に、要求側＃１の主張アドレスはアドレス
・バス上に送出される。要求＃１はＲＥＡＤ操作である
ので、要求側＃１はデータが返却されまで数バス・クロ
ック期間待たされることになる。

要求側＃ｌが希望のアドレスをアドレス・バス１０４上
に送出すると、要求側＃２はＷＲＩＴＥ要求を出し、ア
ドレス・バスへのアクセスが許可される。要求側＃２の
主張アドレスは次のクロック期間（本例で゛は期間＃３
）にアドレス線に送出される、　ＷＲＩＴＥ操作が要求
されているので、データはアドレスがアドレス・バス上
に送出された期間に続く次のクロック期間（クロック＃
４）にデータ・バス１０２上に送出される。　ＷＲＩＴ
Ｅ操作時は、データ拳バスへのアクセス仲裁は不要であ
る。したがって、要求＃２はこれで完了する。数クロッ
ク時間後、要求＃ｌのデータは返却されるようにセット
される。この時点で、データ・バス・アービタはデータ
を返却するモジュールにデータ・ノくス１０２へのアク
セスを許可しなければならない、この例では、アクセス
は即時に許可され、次のクロック時に、データはデータ
・バス１０２に送出され、要求＃１は完了する。データ
・バス１０２が使用中であった場合は、データ返却モジ
ュールはバスのアクセス許可が与えられるまで待たされ
ることになる。

上側において、なんらかの理由で、多数のＷＲＩＴＥ要
求にバス・アクセス許可が与えられた場合は、読取りデ
ータは締め出されて、要求側にデータを返却できないこ
とになる。高速処理の妨げとなるこの問題を軽減するた
めに、特殊制御信号ＵＮＪＡＭＬがバス上で主張される
と、あるデータ待ち期間（たとえば、４バス・サイクル
）が経過するとデータ・バス１０２が予約されるように
なっている、ＵＮＪＡＮが主張されると、アドレス・バ
スは要求を受け取ることを停止するので、数クロック時
間内にデータ・バスへのアクセスが解放される。さらに
、新しいデータ・バス要求はいずれも通知されないこと
になる。　ＵＮＪＡＭは待ちデータにデータ・バスへの
アクセス許可が与えられると解放される。

システム・バス１００は保留バスであるので、複数の要
求がメモリの単一バンクに対して保留されうことになる
。メモリは３以上の要求（１つは処理中、１つは保留中
）をパイプラインで処理する機能をもっていないので、
メモリ・バンク４０が使用中で、アドレス（書込みサイ
クルを要求した場合は書込みデータも）を受け付けるこ
とができない場合がありうる。この事態が起こると、メ
モリΦバンクはアドレスを拒否し、アドレスを４バス・
サイクル後再試行させるＲＥＴＲＹ信号を要求すること
になる。

いずれかの要求側モジュールが、アドレスが拒否（ＮＡ
Ｋ）されたことを検出したときは（例えば、メモリ・バ
ンクが使用中であるため）、そのＮＡＫが満足されるま
ではどの新しい要求も通知しないようになっている。こ
の処理によって、どの要求側も長時間・にわったて締め
出されるのが防止されているが、これは、ある再試行か
ら次の再試行の間に、そのモジュールもアクセスを試み
ている記憶場所を通して他のモジュールが要求を通知し
てその許可が与えられるからである。

上述したように、アドレス・バス１０４とデータ令バス
１０２はそれぞれデータ転送要求をモニタする独立のア
ービタをもっている。要求が通知されると、アービタは
公平に要求側にアクセスを許可するアルゴリズムを使用
する。アービタは選択したモジュールに許可を渡すこと
によってこれを行なう、そのあと、選択されたモジュー
ルはアドレスまたはデータを主張してバス上に送出する
。アドレス・バスφアービタ７２は次のようなアルゴリ
ズムを用いてバス・アクセスを公平に仲裁する。

１、プロセッサ・モジュール以外のすべてのモジュール
（システム制御モジュールまたはバス・アダプタ）にプ
ロセッサ・モジュールよりも高い優先度を与える。これ
らのモジュールは優先グループＡを構成する。これらの
装置のいずれかがアドレス拳バス１０４を要求すると、
下達する優先グループＢのモジュールからの要求があっ
ても、その装置Ｊこアクセス許可が与えられるようにな
っている。

２、優先グループＢはすべてのプロセッサ・グループか
ら構成されている。グループＢのモジュールには、それ
がグループの中で最も優先度が高い装置であって、保留
になっているグループＡからの要求が１つもない場合に
、アドレス転送要求が許可されるようになっている。

３、ある装置にバスへのアクセス許可が与えられると、
論理的にその次の装置が最も優先度が高い装置となる。

アドレス・バス・アービタ７２は中央仲裁機構と分散制
御機構からなっている。中央仲裁機構は要求を受け取り
、モジュール舎スロット番号を使用する回転優先方式（
ラウンド・ロビン方式）に基づいて許可を発行する。本
実施例では、中央アービタはＳＣＭ　８０上に置かれて
いる。アドレス・バス仲裁方式の例について第９ａ図を
参照して説明することにする。第９ａ図に示すシステム
は８個の要求側モジュールからなっている。モジュール
＃１にバスが許可されていたとすると、現在はモジュー
ル＃２が最も優先度が高くなっている。モジュール＃０
と＃５が共にバスを要求していれば、モジュール＃５が
バスを要求しているモジュール＃５の次に優先番号が高
いモジュールであるので、モジュール＃５にアクセスが
許可されることになる。モジュール＃５に許可が与えら
れると１次に優先度が高いモジュールはモジュール＃６
になる。

分散制御機構は各モジュール上の状態シーケンサからな
り、このシーケンサはモジュールがアドレス拳バス１０
４の要求を通知することを許可されているかどうかを判
断する。アドレス・バス要求は、次のいずれかの条件が
存在すると、要求側モジュールによって変更される。

１、優先グループＡのあるモジュールが中央アドレス・
アービタに要求を通知したときは、制御バス上の信号Ｐ
ＲＩＯＲＩＴＹ　Ｌを主張して、優先グループＢのすべ
てのモジュールにその要求を取り下げさせて、グループ
Ａのモジュールに高い優先アクセスを与えるようにする
。

２、すべての要求側は、信号５ＴＡＬＬ　ＣＹＣＬＥ　
Ｌが制御バス１０８上で要求されている間、書込み要求
と読取り・−変更−書込み要求を一時中止する。

３、あるメモリ・モジュールが指定のバス・クロック・
サイクル内に要求データを返すためにデータ・バスへの
アクセス権を取得できない場合は、制御バス１０８上の
信号ＵＮＪＡＭ　Ｌを主張する。この場合、要求側はＵ
ＮＪＡＭ　Ｌの主張がなくなるまで書込み要求を一時中
止する。

４、データ転送コマンドが送られるメモリ・バンクが使
用中のときは、メモリは制御バス１０８上の信号ＭＥＭ
ＯＲＹ　ＡＣＣＥＰＴＥＤ　Ｌを主張しないので、要求
側に要求を再試行するように通知される。この時点でバ
スを要求していない要求側モジュールは再試行したモジ
ュールがメモリΦパンクのサービスを受けるまで要求を
通知することが許可されないので、現在の要求側グルー
プは締め出されることになる。締め出されたグループ内
の要求は回転優先順にバスの仲裁を受けるが、再試行し
たモジュールだけはその要求を通知するたびに最も高い
優先度が与えられる。再試行したモジュールの要求は締
め出されたグループ内の他の要求の回転優先順には影響
を与えない。要求の締出しは、再試行したモジュールが
メモリ・バンクのサービスを受けると、解除される。

データ・バスへのアクセスの割振りは次のアルゴリズム
に基づいて行なわれる。

１、書込みサイクルがアドレス・バス１０４上で進行中
の場合は、データ・バス１０２は、保留中のデータ・バ
ス要求がほかにあるかどうかに関係なく１次のデータ・
バス・サイクル時に必ず書込みデータを転送する。

２、保留中の書込みデータ転送がない場合は。

読取りデータ転送のためのデータ・バスを要求している
最も優先度の高い装置にデータ転送の許可が与えられる
。データ転送を要求する装置の論理的優先順位は、ＳＣ
Ｍ　、バスへアダプタ、ＬＡｍＰモジュール、およびメ
モリ・モジュールである。

３、データ・バスの優先順位は数字順になっている。

以下では、データ・バス仲裁方式の例について第９ｂ図
を参照して説明する。第９ｂ図に示すシステムの実施例
では、システムはバス拳アダプタ、　ＬＡｍＰモジュー
ル、ＳＣＭ　、および３個のメモリ・モジュールから構
成されている。この例では、最後にアクセスが許可され
たモジュールはメモリ番モジュールＮｏ、　２である。

保留中の書込みデータ転送がなく、ＬＡｍＰモジュール
とメモリ・モジュールＮｏ、　３がデータ・バスへのア
クセスを要求していれば、データ・バス仲裁方式の優先
度は数字順になっているので、ＬＡｍＰモジュールにア
クセス権が与えられる。要求を出したのがＬＡｍＰモジ
ュールでなく、メモリ・モジュールＮｏ−１とメモリ・
モジュールＮｏ、　３が要求を出した場合は、メモリ・
モジュールＮｏ、　１がメモリ・モジュールＮ００３よ
りも最近にデータΦバスへのアクセス権をもっていた場
合でも、アクセス権はメモリ・モジュールＮｏ、　１に
与えられることになる。

上述したように、本発明のマルチプロセッサ◆コンピュ
ータ・システムは分散キャッシュの考え方を採用してい
る。キャッシュ２２と主メモリ４０間のデータに矛盾が
ないようにするために、すべてのキャッシュ２２はある
種のバス操作を監視して、それぞれのバス・タグ記憶域
（ＢＴＡＧ）３２にヒツトするものがあるかどうかを調
べる。ヒツトするものが見付かると、ＣＰＵロジックは
そのローカルＣＰＵタグ記憶域３０の内容を更新するよ
うになっている。しかし、システム要件はこの種のヒツ
トのパイプライン処理が最小になるようになっているの
で、　ＢＴＡＧ上の複数のピー２トでパイプが一杯にな
ることがありうる。そのような場合には、ＣＰＵは５Ｔ
ＡＬＬ　ＣＹＣＬＥ　Ｌ信号を主張して、パイプに空き
ができるまで書込みと読取り一変更−書込み操作をアド
レス・バスφアービタに中止させる必要がある。

システム・バス１００上を転送されるーデ―りにはすべ
て、データが返却できるようにするために情報の要求側
を正しく識別するタグが付けられる。この情報はアドレ
スとデータＩｎ線上に送出される。

渡される情報は４ピツトの物理スロット番号と２個の予
約ビットからなっている。これらのビットは要求側が生
成して、要求データと一緒に返却されるためにアドレス
指定された装置によって保管されている。この情報は２
つの目的に使用される、１つは１．ローカル・システム
の全モジュールのうちのだれにデータを返却するかを、
物理スロット番号で識別することである。（ローカルと
は、システムが単一のバスに結ばれた単一のマルチプロ
セッサ・システムであって、ＬＡｍＰモジュールを介し
て結ばれた追加のシステムを含まないものを意味する。

）予約ビットはどのメモリ・モジュールによっても使用
されず、未変更のまま要求側に返されるだけである。こ
れにより、要求側はメモリから返されたデータにタグを
付けて、データを他と区別することができる。（例えば
、ＬＡｍＰモジュールはどの読取りデータが返却される
のかを識別するためにこれらを要求することがある。複
数のプロセッサからなるモジュールはこれらのビットを
使用すると、どのプロセッサが要求を通知し　　　　　
　□たかを識別することができる） システム自バス１００上の読取リサイクルは、ＡＢＵＳ
ＲＥＱ　ｎ信号を主張することによって開始される、ア
ドレス・バス・アービタ７４は要求を受け付け、優先度
が正しいと、モジュールを選択する。アドレスはアドレ
ス指定された側が受け付けることもあれば、アドレス指
定された側が使用中であることを通知して、４バス・サ
イクル内にアクセスを再試行するように要求することも
ある。アドレス指定された記憶場所が存在しないと、シ
ステムはそのアドレスを拒否することができる。また、
ＬＡｍＰボードが存在する場合は、そのアドレスをＬＡ
ｍＰボードが受け取って、別のローカル・システムに引
き渡すことも可能である。

書込みサイクルも、ＡＢＵＳＲＥＱｎ信号を主張するこ
とによって開始される。アドレスφバス壷アービタフ４
は要求を受け付けて、優先度が正しいと、該当のモジュ
ールを選択する。書込みデータは必ずアドレスのすぐあ
とに続くバス会サイクルで転送される。これは、長話の
うちの１つのどのバイトを返却するかの通知が転送され
るのと同じである、読取リサイクル時の場合と同様に、
アドレスはアドレス指定された側が受け付けることもあ
れば、アドレス指定された側が使用中であることを通知
して、４イ（ス・サイクル内にアクセスを再試行するよ
うに要求することもある。また、読取リサイクルの場合
と同様に、アドレス指定された記憶場所が存在しないと
、アドレスはシステムによって拒否される。読取リサイ
クルの場合と異なり、書込みデータには、アドレスが受
け付けられたかどうかに関係なく、必ずアドレスがあと
に付けられる。さらに、ＬＡｍＰモジュールがシステム
に接続されている場合は、アドレスと書込みデータはＬ
ＡｍＰモジュールカ受け取って、別のローカル拳システ
ムに渡すことができる。

本発明の本実施例によるマイクロプロセラ、す・コンピ
ューターシステムでは、バス自すイクル時間は８０ｎＳ
になっている。これは、バス・サイクルに関しては必要
な情報を転送するのに十分な時間である。しかし、いず
れかのモジュールがこのバス・サイクル時間内に情報に
働きかける時間としては不十分である。このために、シ
ステム・バス１００は１段階のパイプライ方式になって
いる。言い換えれば、あるサイクルでデータを転送し、
次のサイクル′でそのデータをどのように処理するかを
判断できるようになっている。２個の長語（６４ビツト
）を１データ・サイクルで転送することをダブル・ポン
プ・サイクル（ｄｏｕｂｌｅ−ｐｕｍｐ　ｃｙｃｌｅ）
と呼ぶ。

このサイクルは、制御バス１０８の要求ダブル・ホ７７
’　ｍ　（ＲＥＱ［］ＰＭＰＬ）を主張することによっ
てアドレスが転送されるとき、要求側によって要求され
る。ダブル・ポンプの場合のアドレスは倍長語境界上に
置いておかなければならない、つまり。

アドレスの最終３ビツトはゼロになっていなければなら
ない、長語以外、に境界合せされたダブル・ポンプ要求
を出すと、不測の結果が起こる。ダブル嘲ポンプ読取り
要求の結果書られるデータは同じデータ・バス弗サイク
ルで８４ビツト幅のデータ・バス上にまとめて返却され
る。しかし、どのアドレス指定装置もダブル・ポンプ要
求を許可することができない、つまり、許可できるのは
１つの転送だけである。このことは、データが要求側に
返されるとき読取りデータ要求側に通知される。

この時点で、ＮＤＰＭＰＬは有効になり、ダブル・ポン
プ要求を受け付けるかどうか、あるいは長語の下位半分
を返却するかどうかを、要求側に通知する、ダブル働ポ
ンプ操作だけの実行を希望する要求側は制御バス１０８
の強制ダブル・ポンプ線を主張することができる。この
信号を主張すると、６４ビツト転送が強行され、ＮＤＰ
ＭＰＬ信号を主張していないと、そのあとデータが返却
される。

次に、バス信号（その一部はすでに説明ずみである）と
これらの信号がもつ各種機能について説明する。以下で
は、これらの信号が第１０図に図示のタイプの本発明マ
ルチプロセッサ・コンピュータ・システム構成で使用さ
れるものとして説明することにする。要求側モジュール
はプロセッサ・モジュール２０とイーサネット／大容量
記憶モジュール９０のどちらでもよい、また、パリティ
生成というときは１次の意味で用いている。つまり。

パリライｅビットが生成されると、必ず以下に説明のパ
リティが生成されるようになっている。すなわち、その
保護フィールドの１の個数が偶数のとき奇数パ゛リティ
・ビットがセットされ、奇数パリティ、つまり、奇数個
の１が生成されるようになっている。

ＡＤＤ　０２−ＡＤＤ　３１：これらの信号線には、要
求側がアドレス指定している場所のアドレスが送られる
。

読取り操作は必ず長語に対して行なわれるので、０と１
の°ビットは不要である。　ＢＹＴＥ　ｎ　ＬとＷＯＲ
ＤＳＥＬ＠号は書込みサイクル時にＯと１のビットを置
き換えるものである。これらの信号線上のアドレスは真
と主張される。つまり、バスは反転されない。

ＡＤＤＰ　０−ＡＤＤＰ　３　　：これらはアドレス線
のバリティｅビットである。採用されているパリティ・
アルゴリズムは次の通りである。

ＡＤＤＰ　Ｏ奇数パリティがオン　ＣＹＣＴＹＰＥ　Ｏ
−１゜ＡＤＤ　０２−０？ ＡＤＤＰ　１　　　奇数パリティがオン　ＡＤＤ　０８
−１５ＡＤＤＰ　２　　　奇数パリティがオン　ＡＤＤ
　１８−２３ＡＤＤＰ　３　　　奇数パリティがオン　
ＡＤＤ　２４−３１ＤＡＴＡ　０Ｏ−ＤＡＴＡ　Ｅ１３
：これらの信号線には、すべての長話記憶場所からのバ
ス１００上を装置間で転送されるデータが送られる。　
ＤＡＴＡ　００−　ＤＡＴＡ　３１には３２ビツトのデ
ータが転送される。最下位ビットはＤＡＴＡＯＯであり
、最上位ビットはＤＡＴＡ　３１である。

ＤＡＴＡ３２−　ＤＡＴＡ　Ｂ３にはすべての奇数長語
記憶場所から３２ビツトのデータが送られる。最下位ビ
ットはＤＡＴＡ　３２であり、最上位ビットはＤＡＴＡ
“６３である。

ＤＡＴＡＰ　Ｏ−７：これらのビットはデータ線上のパ
リティとなるものである。ＤＡＴＡ　ＯはＤＡＴＡ　０
０−０７上のバイトの奇数パリティ・ビットであるのに
対して、ＤＡＴＡ　７はＤＡＴＡ　５Ｅｉ−８３に置か
れたバイトの奇数パリティ・ビットである。１個の長語
に対してバイト拳パリティを付ける必要があるのは、１
個だけが転送される場合だけである。したがって、メモ
リ・モジュールは、書き込まれない長語のパリティ検査
を行なってはならない。

ＡＢＵＳＲＥＱ　ｎ　Ｌ：この信号は、アドレス転送を
要求したいとき要求側ｎ（ｎは０から利用可能な要求側
の数までであり、本実施例では１０になっている）が主
張するものである。１０個の要求側ス白ットがそれぞれ
ＡＢＵＳＲＥＱ　０−１３　Ｌを主張する。バス・アダ
プタ８８はＡＢＵＳＲＥＱ　１０　Ｌを主張すル、　Ｓ
ＣＭ　８０ニはバス・アービタがあるので、バス信号を
主張する必要がない、この信号はバス番クロックと同期
して主張しなければならない。

ＤＢＵＳＲＥＱ　ｎ　Ｌ：この信号は、データ・バス上
にデータを返却したい装置ｎ（ｎは本実施例ではＯから
９までになっている）が主張するものである。メ％ｌＪ
＠％ジュールｏ−９はソレソれ［１８ＵＳＲＥＱ　Ｏ−
７を主張する。バス・アダプタ８８はＤＢＵＳＲＥＱ　
８　Ｌを主張する。　ＬＡ■ｐインタフェース２００は
ＤＢＵＳＲＥＱ　９　Ｌを主張する。　ＳＣＭ　１３０
にはバス・アービタがあるのでバス信号を主張する必要
はない、この信号はバス・クロックと同期して主張しな
ければならない。

ＣＹＣＴＹＰＥ　Ｏ−３：これらの信号は要求側によっ
て駆動され、アドレスと一緒にシステム・バス１０Ｇ上
に送出されるもので、アドレス・バス１０４が現在実行
中のサイクルのタイプはこれらの信号によって定義され
る０次のようなＣＹＣＴＹＰＥコードを使用している。

ＣＹＩＩＩ：ＴＹＰＥ、０１２３ ｏｏｘｘ　　　アトミック読取り一変更−書込みサイク
ルの読取 りを示す。

０１０１　　読取り私用アクセス・サ イクルを示す。

０１ｘＯ将来の割当て用に予約。

０１１１　　読取り公用アクセス・サ イクルを示す。

１０１１　　　書込み無効サイクルを示す。

１００１　　変更サイクルを示す。

ｔｏｔｏ　　　応答サイクルを示す。

１０００　　将来の割当て用に予約。

１１ＸＸ　　　現在有効なアドレスがバス上にないこと
を示す。

Ｘ−無視 注目すべきことは、ＣＹＣＴＹＰＥ線をモニタして、ア
ドレス・バス上に書込みアドレスが転送中であるとの通
知を見付けるのは、データをバス１００上に返送できる
装置の責任であることである。この場合には、次のデー
タ・バス・スロット時に要求側は書込みデータを駆動す
ることになる。したがって、書込みアドレス転送のあと
に続くタイム・スロット時にデータを返却することを予
定している装置はさらに１データＯバス・サイクルだけ
待たされることになる。

ＢＹＴＥ　ｎ　Ｌ：これらの信号はすべてのバス・サイ
クル（読取りと書込み）時に主張され、バイトのうちの
どれが有効であるかを通知するものである。

ＢＹＴＥ　０−３１．４ｉ１＄ツレＷＯＲＤＳＥＬ　テ
選択さレタ長語のバイト０〜３に適用される。

ＷＯＲＤＳＥＬ　Ｈ：ＢＹＴＥ　ｎ　Ｌがどの長語に適
用されるかはこの信号で判断される。否定された場合は
、この信号は選択された長語がＤＡＴＡ　００−３１上
の長語であることを示す。

ＢＹＴＥＰ　：この信号はＢＹＴＥ　ｎ　Ｌ、　ＷＯＲ
ＤＳＥＬ　、　ＦＤＰＭＰ　Ｌ、　ＲＥＱＤＰＭＰ　Ｌ
およびＣＹＣＴＹＰＥ　２上の奇数パリティを表す。

Ｎ０ＣＡＧＨＥ　Ｌ：この信号はキャッシュすべきでな
いデータを返却するすべての装置が主張する。この種の
データは、ＢＴＡＧのモニタの対象となるバス活動なし
で処理ができる記憶場所から取り出されるものである。

この種の記憶場所の例として、２ボート付きメモリ、モ
ジュール上のレジスタ、実際には別のバス上にあり、バ
ス・アダプタを通してのみ見える記憶場所がある。

ＰＲＩＯＲＩＴＹ　Ｌ：この信号はクラスＢの装置でな
い要求側、つまり、ＣＰＵ以外の要求側によって主張さ
れる。これにより、ＥＭＳモジュール、ＳＧＭ　８０お
よびバス・アダプタＳ８といった要求側は高速にバス１
００のアクセスができる。

ＭＥＭＯＲＹ　ＡＣＧＥＰＴＥＩＩ　Ｌ：この信号はメ
モリ装置が主張し、ＡＤＤ　０２−ＡＤＤ　３１上のア
ドレスを正しく解読したこと、およびデータ転送の要求
が受け付けられたことを通知するものである。

ＭＥＭＯＲＹ　ＢＹＰＡＳＳ　Ｌ：この信号はアドレス
Φバス１０４上の現アドレスに応答したい非ライトスル
ー・キャッシュによって主張される。この信号が主張さ
れると、これはＭＥＭＯＲＹ　ＡＣ：ＧＥＰＴＥＤ　Ｌ
に優先する。

メモリはこのアドレスに対する応答として予定していた
転送をすべて途中で打ち切ることになる。

ＣＡＣＨＥ　ＡＣＣＥＰＴＥＩＩ　Ｌ：　ｔ：ｃ７）信
号は１４ＥＭＯＲＹ、　ＢＹＰＡＳＳ　Ｌが主張された
場合にのみ主張される。主張されたときは、非うイトス
ルー争キャッシュがアドレスを受け、付けたことを示す
。

ＷＲＩＴＥ　ＤＡＴＡ　ＰＡＲＩＴＹ　Ｌ：この信号は
ＭＥＭＯＲＹ　Ａ（ＣＥＰＴＥＤＬが有効であるとされ
た（書込みデータ転送の場合）ｌバス会サイクルのあと
主張されるものである。この信号は書込みデータが正し
く転送されたかどうかを通知する。

ＲＥＱＤＰＭＰ　Ｌ：この信号は要求側が主張し、要求
されたバスもサイクルがダブル・ポンプ要求であること
を通知するものである。注意すべきは、すべてのダブル
・ポンプ要求のアドレスが倍長語に境界合せされていな
いと、不測の結果が起こることである。

ＤＰＭＰ　Ｌ　：この信号はダブル・ポンプ要求のター
ゲットが主張することができる。これは、要求されたダ
ブル・ポンプ要求がダブル・ポンプ要求としてサービス
を受けている場合に主張される。

ＦＯＲＣＥ　ＤＰＭＰ　Ｌ　：この信号は、アドレス指
定したメモリ・モジュールに要求をダブル・ポツプとし
てサービスさせるために要求側が主張するものである。

、メモリ・モジュール上のバンクが使用中の場合は、要
求は再試行される。

５ＴＡＬＬ　ＣＹＣＬＥ　Ｌ：この信号は、ＢＴＡＧ　
ＦＩＦＱがあふれたり、バス・アドレスのパリティ・エ
ラーが検出されたとき、いつでも要求側が主張できるも
のである。主張されたときは、メモリ・モジュールは中
止状態を引き起こした受信要求を打ち切り、要求側は書
込み要求と読取り一変更−書込み要求を一時中止しなけ
ればならない。

ＵＮＪＡＭ　Ｌ：この信号はメモリが指定されたバス・
サイクル数内にデータ・バス１０２をアクセスできなか
った場合に主張される。主張されると、この信号は、 −　データ・バス１０２に対する新しい要求が通知され
るのを禁止する。

−　システム制御モジュール６０のアドレス・バス・゛
アービタ７２によるアドレス拳バス１０４の許可を一時
中止する。

ＡＤＤＩＤ　Ｏ−５：これらの信号は選択された要求側
がアドレスと共に主張するものである。これらはどの要
求側モジュールが転送を実行中であるかを、アドレス指
定されたモジュールに通知する。ＡＤＤＩＤは物理スロ
ット番号フィールドと２個の予約ビー２トの２フイール
ドからなっている０次の方式を用いて、物理スロット・
フィールドＡＤＤＩＤ　Ｏ−３ハ定義される。

０ｘｘｘ　−１００１スロット番号で指定される要東側
モジュール０−８゜ １１００　　　　　　　システム制御モジュール１１０
１　　　　　　　バス拳アダプタＡＤＤＩＤ　４と５は
要求側が使用するために予約されている。メモリはこれ
らのビットを要求データと一緒に返却し、これらのビッ
トは未変更のままになっている。これにより、要求側は
いずれかの２ビツト情報と一緒に返却するデータにタグ
を付けることができる。

ＡＤＤＩＤＰ　：こ、のビットはＡＤＤＩＤ　Ｏ−５上
に偶数パリティを生成するものである。

ＤＥＳＴＳＥＬ　Ｏ−５：これらの信号はデータ・バス
上の以前に要求した読取りデータを主張している装置に
よって主張される。これらは、この装置ヘアドレスを転
送中に使用されたＡＤＤＩＤ　Ｏ−５をコピーしたもの
である。これらの信号はどの要求側の要求データがバス
上を返却されるかを通知し、物理スロット番号と２個の
予約ビットの２フイールドからなっている０次の方式を
用いて、物理スロット・フィールドＤＥＳＴＳＥＬ　Ｏ
−３は定義されている。

０ｘｘｘ　−１００１スロット番号で指定される要求側
モジュール０−８゜ １１００　　　　　　システム制御モジュール１１０！
　　　　　　バス・アダプタ １１１１　　　　　　有効な読取りデータがバス上にな
い（有効な書込みデータ がバス上にあることがある） ＤＥＳＴＳＥＬ　４と５は要求側が使用するために予約
されている。メモリはこれらのビットを要求データと一
緒に返、却し、これらのビットは未変更のままになって
いる。これにより、要求側はいずれかの２ビツト情報と
一緒に返却するデータにタグを付けることができる。転
送されるデータが書込みデータである場合は、要求側は
、要求側のキャッシュがライトスルーΦキャッシュなら
ば、ＤＥＳＴＳＥＬ線を１に駆動する。要求側が非ライ
トスルー・キャッシュに保管されているデータを要求し
た場合は、ＤＥＳＴＳＥＬにはデータの要求側のＡＤＤ
ＩＤが入っている。すべての１の状態が終了すると、こ
れが書込みデータであり、すべての要求側モジュールが
それを無視すべきことが、すべて承湿のモジュールに通
知される。

ＤＥＳＴＳＥＬＰ　：この信号はＤＥＳＴＳＥＬ　Ｌの
ビット０−５、ＤＰＭＰ　Ｌ、およびＮ０ＣＡＣ）ＩＥ
　Ｌ、を奇数パリティにするものである。

５ＬＯＴＩＤ　Ｏ−３：これらの４信号はバス１００上
の各スロットにおいて固有にコード化される。これによ
り、モジュールはこれらの線を読み取って、それがどの
スロットに置かれているかが判別できる。

ＢＣＬＯＣＫ　ｎ　Ｉ、　：この信号は基本バス・タイ
ミングをとるものである０本実施例では、クロック・パ
ルスは８０ミリ秒まで°にすることができ、ハイ・タイ
ムは２２ミリ秒〜３３ミリ秒である。　ＢＣＬＯＣＫ　
ｎ　Ｌは次のように接続された４線上に分配される。

ＢＣＬＯＣＫ　Ｉ　Ｌ　　　メモリ・モジュール０−２
ＢＣＬＯＣＫ　２　Ｌ　　　メモリφモジュール３−５
ＢＣＬＯＣＫ　３　Ｌ　　　メモリ・モジュールＢ、７
、要求側スロット０　、　ＳＣＭ ＢＣＬＯＣＫ　４　Ｌ　　　要求側スロット１−４ＢＣ
ＬＯＣＫ　５　Ｌ　　　要求側スロット５−７ＢＣＬＯ
ＣＫ　８　Ｌ　　　要求側スロット８．９、バス・アダ
プタ 注意すべきことは、ＢＣＬＯＧＫ　３と５を除き、すべ
ての信号線が３つのモジュールを駆動することである０
本構成では、これらの２つはより短時間のバックプレー
ンφランを駆動するので、追加のモジュールがロードさ
れている。

ＤＣＯＫＨ：この信号はＳＣＭ　８０と電源機構によっ
て放棄されると、システム自体のハードウェアを除く、
システム内のすべてのハードウェアがリセットされる。

　ＤＣＯＫ　Ｈが放棄されると、すべてのシステム状態
が消失する。これは、通常、電源投入に続いて、あるい
はシステムに回復不能な障害が起こったときやＤＣ電源
が許容範囲をこえたときに行なわれる。

ＰＯＷＥＲＦＡＩＬ　Ｌ：この信号は電源機構によって
主張される。これは、ＡＣ電源が故障しており、ＤＣＯ
Ｋ　Ｈが放棄される前に良好なりＣ電源が少なくとも３
ミリ秒続いていることを示す。次のマトリックス表はＰ
ＯＷＥＲＦＡＩＬ　ＬとＤＣＯＫ　Ｈの可能な組合せを
定義したものである。

ＤＣＯＫ　ＨＰＯ誓ＥＲＦＡＩＬ　Ｌ 主張　　　　主張　　　　　電源障害 主張　　　　放棄　　　　　正常動作 放棄　　　　主張　　　　　電源投入リセット放棄　　
　　放棄　　　　　ソフトウェア・リセット ＳＣＭＮＭＩ　Ｌ　：この信号はＳＣＭ　８０上の診断
プロセッサに対してマスク不能割込みを引き起こしたい
システム内のモジュールによって主張される。これが主
張されると、すべてのモジュールはそのバス・インタフ
ェースを締め出し、マスク不能ローカル割込みを引き起
こす、この信号はシステムＢＣＬＯＣＫと同期している
。これは、ＥＮＤＡＴＥの前縁でモジュールが主張しな
ければならず、少なくとも主サイクルの間持続していな
ければならない、すべてのモジュールはＧＫＤＡＴＡの
前縁でＳ（：ＭＮＭＩ　Ｌのサンプリングを行なう。

ＵＮＦＲＥＥＺＥ　ｎ　Ｌ　：この信号はＳＣＭ診断診
断プロセッサ６２張して、ある要求側モジュールのバス
・インタフェースの締出しを解除するものである。この
信号の主張により選択されたモジュールのバス・インタ
フェースは使用可能になるが、データ・キャッシュ、バ
スΦパリティ検査、およびロック・ロジックは使用禁止
されたままになっている。このロジックは、ＳＣＨＧｏ
がＵＮＦＲＥＥＺＥ　Ｌ信号を放棄したとき使用可能に
なる。この事象は、ＵＮＦＲＥＥＺＥ　Ｌ線をローカル
ＧＳＲで読取り可能にすることにより要求側モジュール
が監視できるようになっている。ＵＮＦＲＥＥＺＥ　Ｌ
信号線は、ＳＣＭ自体を除く各要求側ごとに１本あて、
１１本ある。

ＴＥＳＴＲＡＣＫ　Ｌ、　：この信号はマルチプロセッ
サ・システムには接続されていない。各モジュールはこ
の信号線上にプル・アップ・レジスタをもつ必要がある
。モジュールがバーイン・テストΦラックに置かれてい
るときは、それが皇し込まれるコネクタがこのピンのア
ースとなる。これにより、モジュールはどのモードで自
己テストを行なうべきかを判断することができる。

ＡＤＤＳＥＬ　ｎ　Ｌ　：これらの信号（ｎはＯから１
０まｆ−ｒある）は、そのアドレスを主張してアドレス
・バスに送出するために次に選択されるモジュールを選
択するためにアドレス・バス・アービタによって主張さ
れる。　ＳＣＭ　８０にはアービタがあるので許可線が
ないことに注意すべきである。要求側ごとに許可線が１
つあであるので、これらの信号はコード化されない。

０ＡＴＡＳＥＬ　ｎ　Ｌ：これらの信号の１つは、その
データを主張して゛データ・バスに送出するために次に
選択されるモジュールを選択するためにデータ・バス・
アービタによって主張される。　ＤＡＴＡＳＥＬ　Ｌ信
号線は１個のモジュールに結ばれている。　ＤＡＴＡＳ
ＥＣＯ−７はそれぞれメモリ、モジュール０〜７に結ば
れている。　０ＡＴＡＳＥＬ　８　Ｌはバスφアダプタ
８９に、　ＤＡＴＡＳＥＬ　ＩｌｌはＬＡｍＰモジュー
ル２００に結ばれている。

デーＪ＊パス１０２とアドレス・バス１０４のほかに、
システム・バス１００にはベクトル・バス１０８がある
。このベクトル・バスは、各ローカル・システム１０の
モジュール間のベクトル割込み転送を担当するものであ
る。すべてのバス要求側は他の要求側に対して割込みを
引き起こすことができるので、すべての要求側はベクト
ル・バス１０Ｂへアクセスができなければならない、ベ
クトル割込ス１０Ｂは要求側間のベクトル転送ができる
だけでなく、クラス割込み要求側の間で仲裁も行なう、
ある要求側が割込みを転送したいときは、これはあるク
ラスの装置に転送される。ある特定の要求側を指定して
その要求側に割込みを転送することができる。この場合
には、ベクトル転送は直接的である。つまり、ベクトル
は特定の要求側に直接に送られる。しかし、クラス割込
みを指定する場合は、その特定のクラス内のすべての要
求側はお互いに仲裁する必要があり、優先度の最も低い
要求側だけが割込みを受け付けることができる。この後
者の機能は下達する並行仲裁方式を通して実行される。

ペクト１番バス１０８はＬＡ＋ｅＰインタフェース−モ
ジュール２００を介して他のシステム１０へベクトルを
転送することもできる。これは、別のシステム内のクラ
ス全体を目標とするか一１別のシステム内の１つの要求
側を指定することで行なうことができる。

ベクトル・バス１０６は、１２木のオーブンψコレクタ
信号線と２木のＴＴＬ信号線からなるバスである。オー
プン争コレクタ信号線のうちの１０本はベクトル会デー
タ信号線として、１本はＬＡｍＰ選択／バス・アダプタ
要求信号線として、残りの１つは確認通知信号線として
使用される。２本のＴＴＬ信号線はベクトル・バス・フ
ェーズ線である。ベクトル・バスの制御はシステム制御
モジュール６０に置かれているアービタΦコントロール
が行なう。

このコントローラはバスがどのフェーズにあるかの判断
も行なう。

バス１０Ｂはアイドル・サイクル、指向ベクトル・サイ
クル、およびクラス・ベクトル・サイクルの３種類のタ
イミング・サイクルを通して動作する。ベクトル・バス
１０６がアイドルのときは（つま−リ、バスを要求する
要求側がいないとき）、ある要求側が要求フェーズ期間
に要求を通知するまで次のような操作が繰返し実行され
る（第１１図参照）。

１、ハス要求　　　１バス・サイクル ２゜バス許可　　　１バス・サイクル ３、アイドル　　　１バス拳サイクル 指向割込みベクトル転送が行なわれるときは、次のよう
な操作が行なわれる（第１２ａ図参照）。

１、要求　　　　　　　　１バス・サイクル２、ハス許
可　　　　　　ｌバス・サイクル３、ベクトル転送　　
　　２バス・サイクル４、ベクトル受信確認　　ｌバス
・サイクルベクトル転送がクラス割込みベクトルに関係
する場合は、次のような操作が行なわれる（第１２ｂ図
参照）。

１、ハス要求　　　　　　ｌバス・サイクル２、ハス許
可　　　　　　１バス・サイクル３、ベクトル転送　　
　　２バス・サイクル４、どのプロセッサに ベクトルを渡すか の仲裁　　　　　　４バス・サイクル （最大） ５、ベクトル受信確認　　１バス・サイクル要求側が置
かれているシステムとは別のシステム１０に対してＬＡ
ｍＰインタフェース・モジュール２００を介して行なわ
れる転送はすべて、そのタイプに関係なく、指向転送と
同じようにベクトル・バス・サイクル期間に行なわれる
。これは、転送が要求側からＬＡｍＰモジュール２００
へのみ行なわれ、ＬＡｍＰモジュール２００が目標ロー
カル・システム１Ｇにおいて正しいベクトル・バス・サ
イクルを実行するからである。ローカル・システム以外
の転送はベクトル・バス転送のうちの２転送の間にＬＡ
ｍＰＡｍ性号を主張することによって識別される。１ベ
クトル・バス令サイクルは２システム・バス令サイクル
に相当する。

要求側は要求信号線を要求してベクトル・バスの仲裁を
行なうことができる。また、バス・アダプタ９９もＬＡ
＋ｓＰ選択／バス・アメブタ要求信号線の要求線を主張
することもできる。システム制御モジュール６０にはベ
クトル転送ス・アービタがあるので、ベクトル・バスを
要求するためにバス信号線を主張する必要はない。モジ
ュールに対する許可は許可が要求されていたものと同じ
信号線で行なわれる。

ベクトル・データ転送サイクル時に、情報はバス使用が
許可された要求側によってベクトル・データ線のベクト
ル・バス上を転送される。この情報は第１３図に示すよ
うに２個のデータ語に収められている。・ベクトルが転
送されるバス１００のサービスを受けているシステム以
外のローカル・システムとの間でベクトルが送受される
とき使用されるＬＡｍＰ識別番号は４ビツトからなる番
号である。

これらのビットのうちの２ピツ）ｌｌｏａは最初のデー
タ語１１４に、残りの２ピツ）　１１０ｂは次のデータ
語１１２に収められている。ＬＡｍＰ識別番号の最初の
２ピツ）１１０ａを含もほかに、最初のデータ語１１４
は、５ＬＯＴ　Ｉ［ｌ／ＣＬＡＳＳビット１１８をどの
ように解釈するかを示すＴＹＰＥ識別番号１２２を含ん
でいる。

ＴＹＰＥＪ別番号１２２がゼロ、つまり、指向転送のと
きは、５ＬＯＴ　ＩＤ／ＣＬＡＳＳビット１１８はベク
トルを受け取るべきモジュールがあるバックブレーン上
のスロットを示す番号が入っている。ＴＹＰＥが１のと
きは、５ＬＯＴ　ＩＤ／ＣＬＡＳＳビットはベクトルの
クラス番号が入っている。さらに、最初のデータ語１１
４には、選択されたスロット内のモジュールのプロセッ
サを識別する３ビツトのＣＰυ識別番号１２０が含まれ
ている。　ＬＡｍＰ識別番号の２番目の２ビツト１１０
ｂのほかに、２番目のデータ語はベクトル識別番号１１
６を含んでいる。

データ転送フェーズが行なわれると、転送されたベクト
ルのタイプに応じて２組のうちのいずれかの事象が行な
われる。指向ベクトルまたはいずれかのタイプの非ロー
カル・システム・ベクトルが転送された場合は、アドレ
ス指定され、たモジュールは以前に受け取ったベクトル
をそのローカル・プロセッサに転送し、ベクトル受信（
Ｖｅｃｔｏｒ　Ｔａｋｅｎ）信号を主張するだけである
。それがクラス・ベクトルであり、　ＬＡｅＰ選択信号
がベクトル・データ転送時に主張されなかった場合は、
要求側モジュールはベクトルの仲裁を行なう必要がある
。仲裁方式の目的は、転送されたベクトルと同じクラス
に属するすべてのモジュールが、自分達の間でどのモジ
ュールが最も優先順位が低いかを判断できるようにする
ことにある。

モジュールの優先順位は、第１４図に示されている８木
のベクトル・データ線に送出される次の情報によって判
断される。サイロの深さつまりＦＩＦＯカウント・ビッ
ト１２４はベクトルがプロセッサの待ち行列に置かれた
ことを示す。このサイロ深さビットにより、ベクトルが
あるクラス内に要求側間で公平に分配される。スロット
識別番号１２８はモジュールがどのスロットに置かれて
いるかを示している。仲裁方式は並行仲裁方法を採用し
ている、この方法では、モジュールはオープン・コレク
ターバス上の上記情報のすべてを要求し、実際に受け取
った情報をその要求情報と比較する。この比較は最上位
ビットから開始され、１ビツトづつ最下位ビットまで行
なわれる。要求した情報とバス上にある情報との間に不
一致があると、モジュールは下位ビットすべての駆動を
禁止する。モジュール・スロット番号が仲裁情報に含ま
れているので、２つのモジュールの優先順位とイン拳サ
ービス・ビットの設定状態が同じであっても、１つのモ
ジュールだけが仲裁に勝つことができるようになってい
る。この比較と選択解除は非同期に行なわれるので、ベ
クトル受領仲裁のために割り当てられた４バス・サイク
ルは、仲裁線を解決するために必要な最大時間である。

システム・バス１００はバスの１主要サイクル期間にア
ドレスとデータ情報を転送する。バス１００によるデー
タ転送にはタイミング・パルスとクロック・エツジが必
要である。タイミング・パルスは現在のバス・ドライバ
の使用禁止、新しいバス・ドライバの選択、および新し
いバス・ドライバの使用可能のために使用される。クロ
ック命エツジはシステム内の残りのすべてのモジュール
にあるデータのクロックをとるために使用される。

これらのタイミング信号の配分を正確に行なうことは、
バス１００の性能にとって非常に重要である。これらの
エツジを必要とする精度で配分することは、バス内の容
量性遅延、異なるモジュール上のゲート間のスキュー、
ゲート両端のしきい値の変化などにより、事実上不可能
である。このため、本発明のバスでは、システム全体に
わたってタイミング・エツジを１つだけ配分するという
方式を採用している。このエツジは、厳格な制御下でパ
ルスを発生する遅延線／パルス発生器にトリガをかける
ために使用される。第１５図に示す図はタイミング−パ
ルスと遅延線によって発生されるタイミング・エツジの
原理を示したものである。

ＥＮＤＡＴＡ　Ｌは次のドライバ選択のときクロックを
とるバス・ドライバ使用禁止パルス１３２を発生する信
号である。このパルス１３２は、次のドライバがオンに
なる前にすべての現ドライバが使用禁止にされるだけの
パルス幅が必要である。パルス１３２の後縁で次の組の
ドライバが使用可能にされる。

このパルスは各モジュールでＥＮ　ＢＵＦ　Ｔｏ　Ｂｕ
ｓ　Ｌ信号を発生するように変更される。　ＣＫＤＡＴ
Ａ　Ｈはデータ・クロックとして使用される。

第１８図に示す本発明のバスのタイミング分析は遅延線
の使用と最悪ケースのバス・スキューとしきい値変化の
電気的分析によって行なわれる。タイミング分析図にお
いて、ＣＫ［］ＡＴＡ　Ｈ信号はＥＮ［１ＡＴＡＬ信号
を基準にした前のサイクルに適用可能であることに注目
すべきである。さらに、Ｂｕｓ　ＴＲＡＮＳＦＥＲＥＮ
ＡＢＬＥ　１）１およびＴＲＡＮＳＦＥＲＥＮＡＢＬＥ
　２Ｈと名付けた２つのパルスが含まれている。これら
のパルスは、モジュールがシステム・バス１００から受
け取ったデータを内部で高信頼に転送するために必要に
なるものである。

第１５図と第１６図に図示の遅延パルスを発生するため
の回路を示したのが第１７図である。この遅延回路は、
他方の入力端が遅延線１４０に接続されたＮＡＮＤゲー
ト１３６から遅延線に印加されるバス・クロックＢＣＩ
、ＯＣＫ　ｎ　Ｌによってクロックがとられている。　
ＨＡＮＤゲート１３６の出力は遅延線１４０とＮＯＲゲ
−）　１３８の入力端に送られる。　ＮＯＲゲー）１３
８の他方の入力端にはＬＯＣＡＬ　ＥＮＡＢＬＥ　Ｌが
入力される。

５個のＮＯＲゲート１３８の出力端からＣＫ［１ＡＴＡ
　Ｈ信号が得られる。遅延線１４０のもう一方の入力端
は、ＮＡＮＤ１４２に接続されている。ＮＡＮＤ１４２
の他方の入力はＤ型フリップフロップ１４４に接続され
、そのデータ線（Ｄ入力）はＬＯＣＡｔ　５ＥＬＥＧＴ
　Ｌに接続されている。ＮＡＮＤ１４２はＥＮＡＢＬＥ
　ＷＲＩＴＥ　ＤＡＴＡ　ＴＯＢＵＳ信号を出力する。

遅延線１４０のもう１つの出力端はＮＡＮＤ１４Ｂに接
続され、その他方の出力端はそのデータ信号をＡＤＤＳ
ＥＬから受け取るＤフリップフロップ１４８ニ接続さレ
テイル。ＨＡＮＤゲート１４６はＥＮＢＵＦ　ＴＯＢｕ
ｓ　Ｌ信号を出力する。遅延線の最後の出力端はＮＡＮ
Ｄゲー）　１５０の入力端に接続され、その他方の入力
端は５■電源に接続されている。ＨＡＮＤゲート１５０
はＢｕｓ　ＴＲＡＮＳＦＥＲＥＮＡＢＬＥ　ＩＨおよび
ＢＵＳＴＲＡＮＳＦＥＲＥＮＡＢＬＥ　２Ｒ信号を出力
する。

システム・メモリ 本発明のマルチプロセッサ・コンピュータ・システムの
システム・メモリは２つの独立メモリ・バンク４１と、
制御および状況レジスタ（ＣＳＲ）　４８と、自己テス
ト用オンボード診断プロセッサ４６とで構成されている
。アドレス指定構造は同じサイズのメモリ・モジュール
４０間での４重インタリーブ方式をサポートしている。

モジュール間のインタリーピングはＣ３Ｒのビット１２
と１３で制御され、バンク間で自動的に行なわれる。メ
モリ・バス・インタフェースはシステム・バス１００と
一体になっているので、バスの延長と考えることができ
る。

システム・メモリ４０の内部バス１５４であるＢＵＦ　
ＤＡＴＡはバス１００のデータ転送速度の２倍の速度で
動作する。読取りデータはＥＮＤＡＴＡが否定されたと
きメモリ・バンク４１またはＣ３Ｒ４８からバス−イン
タフェース・バッファへ転送され、バス・インタフェー
スからの書込みデータはＣＬＫＩＩＡＴＡが否定された
とき転送される。このアーキテクチャにより、メモリ・
システムは１回の主要バス・ナイクルで読取りデータと
書込みデータの両方をバス・インタフェース１６５とメ
モリ・バンク（またはＧＳＲ）の間で転送ができる。

第３図のメモリ・システムの簡略ブロック図が示すよう
に、メモリ・バンク４１とＣ５Ｒ４８は別々に内部バス
１５４に結ばれたサブシステムである。内部バス１５４
はバス・インタフェース制御機構１５６またはオンボー
ド診断プロセッサ４６によって駆動される０診断プロセ
ッサ４６が内部バス１５４に結ばれているときは、メモ
リはバス番インタフェース制御機構１５Ｂから見えない
ようになっている。したがって、システム診断プロセッ
サ４６には、自己テストがＣＳＲビット１５への書込み
によって開始されたとき常にタイムアウトする仕組みが
採用されていることが必要である。Ｃ５Ｒ４Ｂはこのモ
ードでは使えないので、個々のバンクにデータがあると
きそれと同期して内部バス上のデータ転送が優先順に行
なわれる仕組みがデータ・バス要求ロジックに組み込ま
れている。バス・インタフェース制御機構１５Ｂからの
アドレスのパリティは受信側で検査され、エラーがある
と、アドレスは不在と扱われる。書込みデータのパリテ
ィは書込みデータ・パリティ検査ロジック４８で検査さ
れる。エラーが見付かると、書込みは中止され、ＷＲＩ
ＴＥ　ＤＡＴＡＰＡＲＩＴＹ　ＥＲＲＯＲＬが主張され
る。読取りデータのパリティは各サブシステムでローカ
ルに生成される。

ＡＤＤＩＤフィールドのパリティは検査されない。

ＡＤＤ　ＩＤＰはＣＳＲ参照の場合はＤＥＳＴＳＥＩ、
Ｐにコピーされるだけであり、メモリ参照の場合は補数
がとられてＤＥＳＴＳＥＣＰに移される。これが必要に
なるのは、ＤＥＳＴＳＥＬＰにＮ０ＣＡＧＨＥのパリテ
ィが含まれているからである。

第１１図に示すように、各メモリ・バンク４１は。

単一の両方向データ・バス１８０に結ばれた２列のＲＡ
Ｍから構成されている。この内部バスとのインタフェー
スになるのが、エラー検出訂正チップ（ＥＤＡＧ）１８
２　とシステム・バス１００のパリティを生成、検査す
るパリティ・ロジック１６４である。バス１００上には
エラー訂正コードはない。読取りデータのパリティはパ
リティ・ロジック１８４で生成され、ＢＵＦ　ＤＡＴＡ
経由でバス・インタフェース１８５に送られる。書込み
データのパリティはロジック４８で検査され、エラーが
あると、ＷＲＩＴＥ　ＤＡＴＡ　ＰＲＩＴＹＥＲＲＯＲ
Ｌが主張され、書込みサイクルはリフレッシュに変わる
。　ＣＳＲ４８は転送のＡＤＤＩＤで更新される０診断
プロセッサ４６はＤＡＴＡ線を使用して検査ビットとシ
ンドローム（またはそのどちらか）を、メモリーバンク
とそのデータ・インタフェース間に転送する。

各メモリ争バンク１２０は相互に独立動作する別々のコ
ントローラによって順序づけされる。本実施例では、コ
ントローラは８２Ｓ１０５Ａ状態シーケンサで実現され
ている。バンクごとに２個の装置が並列動作して十分な
制御出力を生成するようになっている。各コントローラ
には１次の７種類の基本サイクルが定義されている。

サイクル　　脱」 Ｏリフレッシュ １　　　　バス・インタフェース読取専用２　　　　バ
ス拳インタフェース読取インターロック ３　　　　バス・インタフェース長語書込み４　　　　
バス・インタフェース書込み５　　　　診断禁止訂正読
取 ６　　　　診断禁止訂正書込み サイクル０（リフレッシュ）が活動化されたときは、リ
フレッシュ番タイマがリフレッシュを要求したときバン
ク４１が選択される。リフレッシュ拳サイクルはバス・
インタフェースＩＥ１５か診断プロセッサ４８のどちら
かからの保留中の要求に常に優先する。　ＥＣＣ初期設
定が働いている場合は、コントローラはエラー検出訂正
チップ（ＨＤＡＣ）　１８２の出力レジスタをラッチし
て、検査ビット生成モードを強行する。そのあと、ＲＡ
Ｍタイマがトリガされて、ＲＡＭ１８８に書き出される
。　ａｃｅ初期設定が働いていない場合は、リフレッシ
ュされたアドレスの内容が読み取られ、　ＨＤＡＣチッ
プ１８２にラッチされる。エラー走査が働いている場合
は、データにエラーがないか検査される。単ビット・エ
ラーは訂正され、メモリに書き戻される。複数ビット拳
エラーは無視される。

サイクル１（読取専用）は、対応するバンク４１のアド
レス・ラッチがロードされており、保留中のりフレッシ
ュ−サイクルがないとき開始される、バンクが現在使用
中でなければ、ＲＡＭタイマはバンク・シーケンサ１６
Ｂの始動と並行してアドレス・ロード・ロジックによっ
てトリガされる。バンク４１が現在使用中であれば、Ｒ
ＡＭタイマは使用中から空き状態に移るときシーケンサ
１８Ｂによってトリガされる。読取専用サイクルのとき
、選択された列のＲＡＭがアクセスされ、読取りデータ
がＥＣＡＣチップ１８２とｂａｎｋ−ｔｏ−ｂｕ４デー
タｓレジスタ１７０の両方にロードされる。また、コン
トローラ１６Ｂはデータのエラー検査と並行して読取デ
ータをバス嗜インタフェースを介して転送する要求を出
す、エラーがなければ、以前にＲＡＭにロードされたデ
ータがバス・インタフェース１８５に転送される。エラ
ーがある場合は、データ・スロットはもし許可されてい
れば、無駄にされ、訂正データはＨＤＡＣチップ１６２
からｂａｎｋ−ｔｏ−ｂｕｆ　Ｌ／ジスタに再ロードさ
れる。訂正不能データ・エラーはＧＳＲ４８に記録され
る。

サイクル２（読取インターロック）は基本的に読取りに
続いて自動的に同じメモリ記憶場所に書込みが行なわれ
るサイクルである。言い換えると、この操作はバンク・
レベルでの内部読取−変更−書込サイク２しである。こ
のサイクル時には、メモリ・パンク４１は上述したサイ
クル１の読取専用のそれと同じ読取操作を行ない、デー
タを要求側に送る。書込フェーズ時に、バンク・コント
ローラ１１３８は読み取られたばかりのバイト記憶場所
にすべての１を書き出す、この読取−変更−書込サイク
ルをメモリ・モジュール４０に実行させる利点は、アト
ミック・ビット・セット操作を、バスを拘束してバスへ
の別のアクセスを妨げないで行なえる点にある。

サイクル３（長語書込み）動作では、３２ビツトのデー
タをｂｕｆ−ｔｏ−ｂａｎｋ　Ｌ／ジスタ１７０からメ
モリに訂正検査ビットと一緒に書き込むことによって長
語書込みが行なわれる。

サイクル４（バイト書出し）サイクルはどちらの操作も
内部読取−変更−書込操作が行なわれる点で読取りイン
ターロック・サイクル（サイクル２）と大体同じである
。アクセスされた記憶場所はＥＤＡＣチップ１８２にラ
ッチされたＲＡＭから読み取られ、エラー検査が行なわ
れる。単ピッ）−エラーがあれば、自動的に訂正される
。訂正不能エラーは再びフラグが付けられ、ＣＳＲ４８
に記録される、訂正不能エラーの場合は、書込み操作は
中止され、サイクルは終了する。訂正不能エラーがなけ
れば、書き出されるバイトは未変更バイトと一緒にｂｕ
ｆ−ｔｏ−ｂａｎｋレジスタから使用可能になり、必要
ならば訂正されて、ＥＤＡＣＤチップ１６２からＲＡＭ
データ・バス１８０に送出される。その結果書た語は新
しい検査ビットと一緒にメモリに書き込まれる。

サイクル５（診断禁止訂正読取）の操作は、診断プロセ
ッサ４８がＥＤＡＣチップ１８２からの介入なしでＲＡ
Ｍデータを読み取るために利用される。同様に、サイク
ル６（診断禁止訂正書込）の操作は、ｂｕｆ−ｔｏ−ｂ
ａｎｋレジスタに保管されている。データと検査ビット
を、ＥＤＡＣチップ１８２をバイパスしてメモリに書き
込むために利用される。この仕組みにより、診断プロセ
ッサ４ＢはＥＩＩＡＣチップ１８２の診断のためにどの
データまたは検査ビット・パターンもメモリに書き込む
ことができる。

本発明のマルチプロセッサ・コンピュータ拳システムを
その実施例を参照して説明してきたが、これまでに詳し
く説明してきた内容と添付図面は種々形態に変更できる
ことは勿論である。特に、各種モジュール、中でも、メ
モリとプロセッサ・モジュールは種々構成の構成要素を
含むように変更が可能である（例えば、プロセッサ・モ
ジュールに３以上のプロセッサを搭載する）、これらの
変更およびその他の変更はすべて本発明の技術範囲に属
する。ものである。

【図面の簡単な説明】

第１図は本発明によるマルチプロセッサ・コンピュータ
・システムの各種構成要素のブロック図である。 第２図は第１図に図示のマルチプロセッサ・システムの
プロセッサ・モジュールの構成要素のブロック図である
。 第３図は第１図に図示のマルチプロセッサ・システムの
メモリ・モジュールの各種構成要素のブロック図である
。 第４図は第１図に図示のマルチプロセッサ・システムの
システム制御モジュールの各種構成要素のブロック図で
ある。 第５図は第１図に図示のマルチプロセッサ・コンピュー
タ拳システムのイーサネット／大容量記憶モジュールの
各種構成要素のブロック図である。 第６図は第１図に図示のものと同タイプの複数のマルチ
プロセッサ・コンピュータ・システムからなるコンピュ
ータ・システムのブロック図である。 第７図は第１図に図示の複数のマルチプロセッサ・シス
テム間を結ぶために利用されるインタフェース−モジュ
ールの構成要素のブロック図である。 第８図は第１図に図示のマルチプロセッサ舎システムの
バス上のＲＥＡＤとＷＲＩ　ＴＥ操作のタイミング図で
ある。 第８ａ図は第１図に図示のマルチプロセッサ・システム
のアドレス・バス仲裁方式の例で使用されている本シス
テムの各種モジュールの系統図である。 第９ｂ図は第１図に図示のマルチプロセッサ・コンピュ
ータ・システムのデータ・バス仲裁方式の説明例で使用
されている本発明のマルチプロセッサφコンピュータ・
システムの各種モジュールの系統図である。 第１０図は第１図に図示のマルチプロセッサ・コンピュ
ータ・システムの実施例のバス・バックプレーンの系統
図である。 第１１図は第１図に図示のマルチプロセッサ・コンピュ
ータ・システムのバスのアイドル・サイクルのタイミン
グ図である。 第１２ａ図は第１図に図示のマルチプロセッサ・コンピ
ュータ・システムのモジュールによって送られる指向割
込みベクトルのタイミング図である。 第１２ｂ図は第１図に図示のマルチプロセッサ・コンピ
ュータ・システムのモジュールによって送られるクラス
割込みベクトルのタイミング図である。 第１３図は第１図に図示のマルチプロセッサ・コンピュ
ータ・システムのモジュールによって送られるベクトル
と共に送られるデータ語の概略図である。 第１４図は第１図に図示のマルチプロセッサ・コンピュ
ータ・システムのベクトル・バス仲ｆｉ方式で使用され
ている１０本のデータ線の概略図である。 第１５〜１８図は第１図に図示のマルチプロセッサ・コ
ンピュータ・システムのバスの各種例のタイミング図で
ある。 第１７図は第１６図のタイミング図に図示の遅延信号を
発生するために必要な回路の系統図である。 第１８図は第１図に図示のマルチプロセッサ・コンピュ
ータ・システムのメモリーモジュールで採用されている
回路の系統図である。 １００．マルチプロセッサ・システム　２０１．プロセ
ッサ・モジュール　２１．．１０ＭＨｚ　Ｎ９３２０３
２プロセツサ　２２９．共用キャッシュ・メモリ　２３
．．３２ビット内部データ・バス　２４０．メモリ管理
機構　２５．．３２ビット内部アドレス・バス　２Ｂ０
．レジスタ　２７、。 データ・トランシーバ　２Ｂ１．アドレスΦレジスタ３
Ｑ、、ＣＰｔ１タグ番メモリ・アレイ　３２０．バス・
タグ記憶機構　３４０．有効ビット　３Ｂ、、ＰＩＦＯ
４０，、共用メモリ・モジュール（主メモリ）　　４１
．、メモリ・バンク　４８０．制御状況レジスタ　４６
００診断プロセッサ　４８０．書込データ・パリティ検
査ロジック６００．システム制御モジュール　６２０６
診断プロセッサ　Ｂ４０．システム・バス・インタフェ
ース　６６、。 共用メモリ・タイマ機構　６８８．ベクトル・バス・ア
ービタ　７００．データ・バス・アービタ　７２０．ア
ドレス・バス・アービタ　７４０．システムまたはマス
タ・クロック　９００．イーサネット／大容量記憶モジ
ュール　８１９．小型コンピュータ・システム・インタ
フェース（ＳＣＳＩ）バス　９２０．システム・バス・
インタフェース　８４３．ローカル・エリア・ネットワ
ーク（ＬＡＮ）インタフェース　９８．．５ＣＳＩイン
タフエース　９８．、ＶＭＥｂｕｓアダプタ・モジュー
ル　１゜Ｏ６，システム・バス　１０２．　、データ争
バス　１０４゜、アドレス番バス　１０Ｂ、、ベクトル
・バス　１０８゜、制御バス（バス・クロック）　　１
１０．、ＬＡｍＰ識別番号　１１８、、　ヘクトル識別
番号　１２０．、　ＣＰＵ識別番号　１２２．、　ＴＹ
ＰＥ識別番号　１３２．、バス・ドライバ使用禁止パル
ス　１３８．、　ＮＡＮＤゲート　１３８．、　ＮＯＲ
ゲート　１４０．、遅延線　１４２．、　ＮＡＮＤ　　
１４４．、　Ｄタイプ・フリッププロップ　１４１３．
、　ＨＡＮＤ　　１５４．。 内部ハス　１５１３．、／＜ス・インタフェース制御　
ｍ　構１８０、、両方向データ・バス　１８２．、エラ
ー検査訂正チップ（ＥＤＡＣ）　　１８４．、パリティ
・ロジック１８５、、Ａスーインタフェース　１θＢ１
．コントローラ（バンク番シーケンサ）　　１８８．、
　ＲＡＭ　　１７０．、　ｂａｎｋ−ｔｏ−ｂｕｔデー
タ・レジスタ　２００．、　ＬＡｍＰインタフェース・
モジュール２０２．、　ＬＡＩＩＩＰ連絡バ、’Ｃ２０
４・・システム０バス・インタフェース　２０１３．、
　ＬＡＩＩＰバス・インタフェース　２０８．、　ＬＡ
ａ＋Ｐキャッシュ２１０、、　ＬＡ＋ｗＰキ＋　−７シ
ュ”タグ記憶機構　２１Ｇ、。 ＬＡｍＰクラスタ・メモリ検査タグ 特許出願人　エンコア　コンピューターコーポレーショ
ン 代理人　弁理士　石角完爾　外１名 ２ｂ・・　レジスタ フ？トヒ禮（レジｌ−１しの末（仮尋ｔ、ブ己り図メモ
リ・モ５−−ルのネｄψＡハひ１衆。ヅ西ツク目４１　
メモリ・バシウ　　　　　　　　　　１６５　バス・イ
ータフェース４６−宮り町７’ｏｋ−／＋７　　　　　
　　１６６　　コントローラ４８　飯」御ルく拶乙レジ
スタ　　　　　　１６Ｓ　　ＲＡＭ４９−＠ｉｂｉ”９
１ｒす４＞’−ｔ７　１７０　ｂａｒ−ｔｏ−ｂｕｔテ
ｐｙ、ｔ、、ｙ；５１５４−７酪パス ２０２、ｔＡｍＰ＆％！＜ス イン９７エース・−Ｐ−ジンーソしの−Ｑブ゛ロック図
ＲＥＡＤヒＷＲＩＴＥΦＷμ。タイミングしΔＦＩＧ、
　８ ＦＩＧ、９Ｅ ＦＩＧ、ｌＩ バスｆ）フイドル・ブイ７／ＬのタイＳン７’ｆｆｉｇ
ｕｊジンみベクＩ−１しのタイミング目ＦＩＧ、　　１
２Ａ ＦＩＧ、　　１２Ｂ ＦＩＧ、ｌ４ ＦＩＧ、１５ ＦＩＧ、１６ ＦＩＧ、１７ 似忌Ｌｉ寸非眉・癖軸膠の線図 １３６・・ＮＡＮＤゲート １４６・・ＮＡＮＤ １５０　　　ＮＡＮＤ＆−） １４４・・Ｄクィプ、フリ、ンプフロツプ１４２−・Ｎ
ＡＮＤ

Claims (1)

1. 【特許請求の範囲】 １、各々が少なくとも１つのプロセッサと、それを通し
   てデータ、アドレスおよび割込みが通知される結合イン
   タフェース手段とを備え、さらにアクセス頻度の高いメ
   モリ記憶場所の内容を保管するためのキャッシュ・メモ
   リ手段を備えた複数のプロセッサ・モジュールと、それ
   を通してデータとアドレスが通知される結合インタフェ
   ースを備えると共に、前記プロセッサ・モジュールがア
   クセスできるシステム、メモリ手段と、前記少なくとも
   １つのプロセッサ上の複数のプロセスの操作を割り振り
   、制御するための操作制御手段と、連続のトランザクシ
   ョン間隔を定義するタイミング信号を発生するためのタ
   イミング手段と、前記複数のプロセッサ・モジュールの
   前記結合インタフェースと前記システム・モジュール手
   段の前記結合インタフェースとに接続されたシステム・
   バス手段であって、メモリ・アドレスを前記複数のプロ
   セッサ・モジュールから前記システム・メモリ手段へ転
   送するためのアドレス・バス手段と、データを前記シス
   テム・メモリ手段から前記複数のプロセッサ・モジュー
   ルへおよび前記複数のプロセッサ・モジュールから前記
   システム・メモリ手段へ転送するためのデータ・バス手
   段と、ベクトル割込み信号を前記複数のプロセッサ・モ
   ジュールのうちの１つと該複数のプロセッサ・モジュー
   ルのうちのもう１つとの間で転送するためのベクトル・
   バス手段と、信号が前記操作制御手段から前記プロセッ
   サ・モジュールと前記システム・メモリ手段へおよび前
   記プロセッサ・モジュールとシステム・メモリ手段から
   前記操作制御手段へ転送される通路となる制御線手段と
   を備えたシステム・バス手段と、前記アドレス、データ
   およびベクトル・バス手段の各々へのアクセスを仲裁す
   るための手段とで構成されており、前記操作制御手段に
   よって、前記システムがプロセスを緊密結合の前記プロ
   セッサ・モジュールに効率よく分散することによって高
   速で動作できるようにしたマルチプロセッサ・コンピュ
   ータ・システム。 ２、前記複数のプロセッサ・モジュールの各々はさらに
   、アクセス頻度が高いメモリ記憶場所の内容を前記キャ
   ッシュ・メモリ手段に書き込む手段と、前記キャッシュ
   ・メモリ手段に保管されているアクセス頻度の高いメモ
   リ記憶場所のシステム。 メモリ・アドレスを保管するためのプロセッサ・タグ手
   段と、その内容が前記プロセッサ・モジュールのキャッ
   シュ・メモリ手段に保管されているシステム・メモリ記
   憶場所に行なう書込み操作がないか、前記システム・バ
   ス手段を監視するためのバス・タグ手段と、前記バス・
   タグ手段に応答して、キャッシュ、メモリ手段の内容が
   その対応する主メモリ記憶場所の内容と異なることを前
   記プロセッサ・タグ手段に通知する更新手段とからなる
   特許請求の範囲第１項に記載のマルチプロセッサ・コン
   ピュータ・システム。 ３、前記システム・バス手段は複数の操作をインタリー
   ブできるようにした特許請求の範囲第１項に記載のマル
   チプロセッサ・コンピュータ・システム。 ４、前記操作制御手段は、前記アドレス・バス手段への
   アクセスを仲裁するための手段を含み、該アドレス・バ
   ス仲裁手段は、プロセッサ・モジュールに優先して非プ
   ロセッサ・モジュールに優先度が許可されるようにアク
   セスの優先度をプロセッサ・モジュールと非プロセッサ
   ・モジュール間で分割し、モジュール間のアクセスはラ
   ウンド・ロビン方式で許可されることとした特許請求の
   範囲第１項に記載のマルチプロセッサ、コンピュータ・
   システム。 ５、前記アドレス・バス仲裁手段はさらに読取りデータ
   ・サイクルのとき前記アドレス・バス手段を予約するた
   めの手段からなる特許請求の範囲第５項に記載のマルチ
   プロセッサ・コンピュータ・システム。 ５、前記ベクトル・バス手段はさらに複数のプロセッサ
   のうちのどれに送出ベクトルを渡すかを判断するための
   手段からなる特許請求の範囲第１項に記載のマルチプロ
   セッサ・コンピュータ・システム。 ７、前記ベクトル・バス手段はさらにプロセッサをいく
   つかのグループに隔離し、グループ内でベクトルを公平
   に分配するための手段からなる特許請求の範囲第１項に
   記載のマルチプロセッサ・コンピュータ・システム。 ８、前記操作制御手段はさらに前記データ・バス手段へ
   のアクセスを仲裁するための手段からなり、該データ・
   バス仲裁手段は書込み操作を要求し、前記アドレス・バ
   ス手段にアドレスを送出した要求側モジュールにデータ
   ・バスへのアクセス権を許可し、さらに該データ・バス
   仲裁手段は前記データ・バス手段へのアクセス優先権を
   、読取応答操作を要求したモジュールに与えるための手
   段を備えている特許請求の範囲第５項に記載のマルチプ
   ロセッサ・コンピュータ・システム。 ９、前記データ・バス仲裁手段はさらに前記データ・バ
   ス手段が要求側から要求される前に該データ・バス手段
   を予約しておくための手段からなる特許請求の範囲第８
   項に記載のマルチプロセッサ・コンピュータ・システム
   。 １０、前記操作制御手段はさらに要求の目標によって受
   け付けられなかった要求操作を再試行するための手段か
   らなる特許請求の範囲第１項に記載のマルチプロセッサ
   ・コンピュータ・システム。 １１、前記アドレス・バス仲裁手段はさらに前記ラウン
   ド・ロビン優先方式を乱さないで、再試行された要求の
   優先度を回復するための手段からなる特許請求の範囲第
   １項に記載のマルチプロセッサ・コンピュータ・システ
   ム。 １２、前記操作制御手段はさらに、あらかじめ選択され
   た期間前記データ・バス手段をアクセスするのを禁止さ
   れているデータ要求へのアクセスを許可するためのジャ
   ム防止手段からなり、該ジャム防止手段は新しい要求が
   前記システム・バス手段をアクセスするのを禁止する手
   段を含んでいる特許請求の範囲第１項に記載のマルチプ
   ロセッサ・コンピュータ・システム。 １３、前記システム・バス手段に結ばれて、マルチプロ
   セッサ・コンピュータ・システムと前記複数のマルチプ
   ロセッサ・コンピュータ・システムが単一のバスに結ば
   れた単一の緊密結合マルチプロセッサ・コンピュータ・
   システムとして見えるように、データ、アドレスおよび
   割込み信号が複数のマルチプロセッサ・コンピュータ・
   システム間でやりとりできるようにするインタフェース
   手段からさらに構成された特許請求の範囲第１項に記載
   のマルチプロセッサ・コンピュータ・システム。 １４、前記複数のプロセッサ・モジュールの前記キャッ
   シュ・メモリ手段は同じデータを該キャッシュ・メモリ
   手段と前記システム・メモリ手段とに書き込むための手
   段からなる特許請求の範囲第１項に記載のマルチプロセ
   ッサ・コンピュータ・システム。 １５、前記複数のプロセッサ・モジュールの前記キャッ
   シュ・メモリ手段は、前記キャッシュ・メモリ手段にの
   み書き込むための駆動可能書込み手段からなり、該駆動
   可能書込み手段は該キャッシュ・メモリ手段の記憶場所
   に保管されているデータが該システム・メモリ手段の対
   応する記憶場所に保管されているデータと異なることを
   該システム・メモリ手段に通知する手段を備えている特
   許請求の範囲第１項に記載のマルチプロセッサ・コンピ
   ュータ・システム。 １８、各々が少なくとも１つのプロセッサと、それを通
   してデータ、アドレスおよび割込みが通知される結合イ
   ンタフェース手段とを備え、さらにアクセス頻度の高い
   メモリ記憶場所の内容を保管するためのキャッシュ・メ
   モリ手段を備えた複数のプロセッサ・モジュールと、そ
   れを通してデータとアドレスが通知される結合インタフ
   ェースを備えると共に、前記プロセッサ・モジュールが
   アクセスできるシステム・メモリ手段であって、さらに
   読取−変更−書込サイクル時に記憶場所をロックする手
   段を備えていて、該ロッキング手段は記憶場所をロック
   したままデータとアドレスをシステムを通してやりとり
   できるようにするシステム・メモリ手段と、前記少なく
   とも１つのプロセッサ上の複数のプロセスの操作を割り
   振り、制御するための操作制御手段と、連続のトランザ
   クション間隔を定義するタイミング信号を発生するため
   のタイミング手段と、前記複数のプロセッサ・モジュー
   ルの前記結合インタフェースと前記システム・モジュー
   ル手段の前記結合インタフェースとに接続されたシステ
   ム・バス手段であって、メモリ・アドレスを前記複数の
   プロセッサ・モジュールから前記システム・メモリ手段
   へ転送するためのアドレス・バス手段と、データを前記
   システム・メモリ手段から前記複数のプロセッサ・モジ
   ュールへおよび前記複数のプロセッサ・モジュールから
   前記システム・メモリ手段へ転送するためのデータ・バ
   ス手段と、ベクトル割込み信号を前記複数のプロセッサ
   ・モジュールのうちの１つと該複数のプロセッサ・モジ
   ュールのうちのもう１つとの間で転送するためのベクト
   ル・バス手段と、信号が前記操作制御手段から前記プロ
   セッサ・モジュールと前記システム・メモリ手段へおよ
   び前記プロセッサ・モジュールとシステム・メモリ手段
   から前記操作制御手段へ転送される通路となる制御線手
   段とを備えたシステム・バス手段と、前記アドレス、デ
   ータおよびベクトル・バス手段の各々へのアクセスを仲
   裁するための手段とで構成されており、前記操作制御手
   段によって、前記システムがプロセスを緊密結合の前記
   プロセッサ・モジュールに効率よく分散することによっ
   て高速で動作できるようにしたマルチプロセッサ・コン
   ピュータ・システム。 １７、各々が少なくとも１つのプロセッサと、それを通
   してデータ、アドレスおよび割込みが通知される結合イ
   ンタフェース手段とを備え、さらにアクセス頻度の高い
   メモリ記憶場所の内容を保管するためのキャッシュ・メ
   モリ手段を備えた複数のプロセッサ・モジュールと、そ
   れを通してデータとアドレスが通知される結合インタフ
   ェースを備えており、前記プロセッサ・モジュールがア
   クセスできるシステム・モジュール手段と、前記少なく
   とも１つのプロセッサー上の複数のプロセスの操作を割
   り振り、制御するための操作制御手段と、連続のトラン
   ザクション間隔を定義するタイミング信号を発生するた
   めのタイミング手段と、前記複数のプロセッサ・モジュ
   ールの前記結合インタフェースと前記システム・モジュ
   ール手段の前記結合インタフェースとに接続されたシス
   テム・バス手段であって、メモリ・アドレスを前記複数
   のプロセッサ・モジュールから前記システム・メモリ手
   段へ転送するためのアドレス・バス手段と、データを前
   記システム・メモリ手段から前記複数のプロセッサ・モ
   ジュールへおよび前記複数のプロセッサ・モジュールか
   ら前記システム・メモリ手段へ転送するためのデータ・
   バス手段と、ベクトル割込み信号を前記複数のプロセッ
   サ・モジュールのうちの１つと該複数のプロセッサ・モ
   ジュールのうちのもう１つとの間で転送するためのベク
   トル・バス手段と、信号が前記操作制御手段から前記プ
   ロセッサ・モジュールと前記システム・メモリ手段へお
   よび前記プロセッサ・モジュールとシステム・メモリ手
   段から前記操作制御手段へ転送される通路となる制御線
   手段とを備えたシステム・バス手段と、前記アドレス、
   データおよびベクトル・バス手段の各々へのアクセスを
   仲裁するための手段と、前記システム・バス手段に接続
   されていて、マルチプロセッサ・コンピュータ・システ
   ムと別のマルチプロセッサ・コンピュータ・システムと
   の間でデータ、アドレスおよび割込み信号をやりとりで
   きるようにするインタフェース手段であって、他のマル
   チプロセッサ・システムのアクセス頻度が高い記憶場所
   の内容を保管するためのキャッシュ・メモリ手段を備え
   たインタフェース手段とで構成されており、前記操作制
   御手段によって、前記システムがプロセスを緊密結合の
   前記プロセッサ・モジュールに効率よく分散することに
   よって高速で動作できるようにしたマルチプロセッサ・
   コンピュータ・システム。 １８、それを通してデータとアドレスのやりとりができ
   る結合インタフェースを備えたシステム・メモリ手段と
   、各々が前記システム・メモリ手段をアクセスができ、
   少なくとも１つのプロセッサをもっと共に、それを通し
   てデータ、アドレスおよび割込みのやりとりができる結
   合インタフェースを備え、さらに、アクセス頻度が高い
   記憶場所の内容を保管するためのキャッシュ・メモリ手
   段であって、キャッシュ記憶場所に書き込まれるデータ
   が同時に前記システム・メモリ手段にも書き込まれるラ
   イトスルー・キャッシュかキャッシュ記憶場所に書き込
   まれるデータがキャッシュ記憶場所にだけ書き込まれる
   非ライトスルー・キャッシュのどちらかであるキャッシ
   ュ・メモリ手段を備えている複数のプロセッサ・モジュ
   ールと、前記少なくとも１つのプロセッサ上の複数のプ
   ロセスの操作を割り振り、制御するための操作制御手段
   と、連続のトランザクション間隔を定義するタイミング
   信号を発生するためのタイミング手段と、前記複数のプ
   ロセッサ・モジュールの前記結合インタフェースと前記
   システム・モジュール手段の前記結合インタフェースと
   に接続されたシステム・バス手段であって、メモリ・ア
   ドレスを前記複数のプロセッサ・モジュールから前記シ
   ステム・メモリ手段へ転送するためのアドレス・バス手
   段と、データを前記システム・メモリ手段から前記複数
   のプロセッサ・モジュールへおよび前記複数のプロセッ
   サ・モジュールから前記システム・メモリ手段へ転送す
   るためのデータ・バス手段と、ベクトル割込み信号を前
   記複数のプロセッサ・モジュールのうちの１つと該複数
   のプロセッサ・モジュールのうちのもう１つとの間で転
   送するためのベクトル・バス手段と、信号が前記操作制
   御手段から前記プロセッサ・モジュールと前記システム
   ・メモリ手段へおよび前記プロセッサ・モジュールとシ
   ステム・メモリ手段から前記操作制御手段へ転送される
   通路となる制御線手段とを備えたシステム・バス手段と
   、前記アドレス、データおよびベクトル・バス手段の各
   々へのアクセスを仲裁するための手段とで構成されてお
   り、前記操作制御手段によって、前記システムがプロセ
   スを緊密結合の前記プロセッサ・モジュールに効率よく
   分散することによって高速で動作できるようにしたマル
   チプロセッサ・コンピュータ・システム。 １９、さらに、前記システム・メモリ手段の記憶場所に
   保管されるデータが非ライトスルー・キャッシュ・メモ
   リ手段にのみ有効に保管されたことを要求側に通知する
   ための手段からなる特許請求の範囲第１８項記載のマル
   チプロセッサ・コンピュータ・システム。