JPS6232649A

JPS6232649A - 双方向性電力ｆｅｔ

Info

Publication number: JPS6232649A
Application number: JP16846085A
Authority: JP
Inventors: ジエームス　アントニイ　ベンジヤミン; ロバート　ワルター　レイド; ハーマン　ピーター　シユツテン
Original assignee: Eaton Corp
Current assignee: Eaton Corp
Priority date: 1985-07-30
Filing date: 1985-07-30
Publication date: 1987-02-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は電力スイッチング半導体、特に横型の双方向性
電力ＭＯ８ＦＥＴ（金属酸化物半導体電界効果トランジ
スタ）等に関するものである。

（従来の技術）従来、この種のＦＥＴには１９８２年６月２１日に併願
した［横型双方向性シールド、ノツチＦＥＴＪと題した
特許出願、通し番号３９Ｇ、４７９で開示したものがあ
る。

これは双方向性、つまり素子がオン状態の時に電流がい
ずれの方向へも流れ得るもので、そのため交流に適用可
能である。また、これはノツチゲート構造体を提示する
もので、ノツチが上部表面から下方に延びて左右のソー
ス領域と左右のチャネル領域とをそれぞれ分離し、ドリ
フト領域の電流通路を前記チャネル間ｋｍつてノツチ下
部周辺に向わせている、このチャネル近傍のノツチ内にはゲート電極手段が設け
られ、双方向性の導通を制御する。

ＦＥＴがオフ状態にあると、ドリフト領域と一方のＦＥ
Ｔチャネル間の逆方向バイアスされた接合部により一方
の主端子に向う電流が遮断され、またドリフト領域と他
方のＦＥＴチャネル間の別の逆方向バイアス接合部によ
り他方の主電極に向う反対方向の電流が遮断されるよう
になっている。

（発明が解決しようとする問題点）上記従来例のノツチ構造によるＦＥＴにおいては、ノツ
チを挟んで右方の主電極の正電圧が上昇すると、ノツチ
右側のドリフト領域部は左方の第１ゲート電極に対して
正のバイアスが深くなり、また電界こう配によりホール
がドリフト領域部へ誘引されてＰ型に反転するため、チ
ャネル領域とドリフト領域間の接合部の逆遮断能力を喪
失するという問題が生じていた。

本発明は上記問題点を解決するためにノツチ内の第１、
第２ゲート電極間にシールド電極を設けて、主電極の電
位を上昇させたとき、ドリフト領域の電位が上昇すると
ともに、シールド電極の電位を上昇させかつシールド電
極はゲート電極とドリフト領域との間で絶縁されている
ので、一方のドリフト領域には他方のゲート電極の電界
こう配からシールドさせて、電界こり配によって空乏層
が誘起されるのを防止し、不要な導通チャネルの誘起を
防止することにより各接合部の電圧遮断能力を向上させ
るようにした双方向性電力ＦＥＴＥ提供することを目的
としている。

（問題点を解決するための手段）上記目的を達成するために本発明は基板であるドリフト
領域とほぼ同電位に設定されるシールド電極を備えたノ
ツチ構造の双方向性電力ＦＥＴでろって１シールド電極は前記ノツチ内に設けられ、第１、第２ゲ
ート手段間で絶縁されており、かつドリフト領域罠オー
ミック接続されてドリフト領域とほぼ同電位レベルにし
たことを％徴としている。

（作　用）本発明は上記のような構成としたのでノツチゲート構造
およびシールドしたｉｉａにより電圧遮断能力が向上す
る。即ち、ノツチは上部表面から下方へ延び、左右のソ
ース領域および左右のチャネル領域全分離し、チャネル
間のドリフト領域電流通路をノツチの下部へ導く。第１
、第２ゲート電極がチャネル近傍のノツチの対抗する側
面沿いにあり、双方向性の導通を制御する。

シールド電極は第１、第２ゲート電極間で絶縁されてい
る。オフ状態で、シールド′Ｔｉｔ極は右方ノツチ端ド
リフト領域部全左方の第１ゲート電極により生ずる電界
こう配からシールドする。

これによって第１ゲート電極がドリフト領域の一定の極
性キャリアをノツチの右方端方向に誘引するのを防止し
、不要なノツチ端ドリフト領域の空乏層や導通チャネル
の誘起を防止する。

シールド電極は同様にオフ状態時左方ノツチ端ドリフト
領域部を、第２ゲート電極により生ずゐ電界こう配から
シールドし、ドリフト領域内の不要な空乏層や導通チャ
ネルの誘起を防止する。

本発明により集積化構造が最大限に利用できる。既に集
積化構造内にあるＰＮ接合部にさらにステアリング・ダ
イオードの機能をもたせ、シールド電極を妥当な電位に
設定する。これにより特別にＦＥＴ基板端子に外付けさ
れるダイオードの必要がなくなる。

（実施例）本発明の実施例上図面に基づいて説明する。

図１は横型双方向性′電力ＦＥＴ構造２を示丸ＦＥＴ構
造２は、ｎ型等の一方の導電性タイプをもち上部表面６
のある基板４を含む。２層８は上部表面６から基板内に
既定の深さで拡散、またはエピタキシャル成長し１．第
１上部層を形成する。第２上部層１０は、第１上部層８
で上部表面６からのイオン打込みおよび／または拡散、
またはｎ層１０のエピタキシャル成長により、一定の深
さに形成される。

複数のノツチ１２．１４Ｓ１６等は基板内で上部表面６
からｎ上部層１ｏと２層８ｔ−通って基板領域４内へと
成長する。Ｃ％Ｈｈ　　ｒ電力ＭＯ８ＦＥＴの特性研究
」、ＩＥＥＥ１１１素子会ｄ、論文ｃＨ１４６１−３／
７９．００００−０３８５　：　ＩＥＥＥ　）ランザク
Ｖａ７電子素子、Ｖｏｗ、　ＥＤ−２５、ｊＫｌｏ、１
９７８年１０月：Ａｒｒｍａｒ　オよび几ｏｇｅｒｓ　
「ＵＭＯ８シリコン囃トランジスタ」、トランザクショ
ン、工部Ｅ、　ＥＤ−２７，９０７〜９１４ページ、１
９８０年５月、等の技術で知られているよりに、これら
のノツチは異方性状にエツチングすることができる。こ
の方法によることなく、ノツチは、凝縮７ツ化水素の存
在下で局所領域に一定電Ｒ，を流す既知の陽極酸化技術
に従い、多孔性シリコン領域によって形成し、基板と単
結晶を保ちながら、なお多孔性となるシリコン内の構造
変化を生み出すことができる。異方性エツチングの場合
には、該ノツチの下部に絶縁材料を埋める。陽極酸化の
場合には、基板を酸化雰囲気にめてるので、酸素が多孔
性ノッチ化領域内の孔に入Ｉｌ＋、１Ｂ、２０．２２等
で示す領域を急速に酸化するが、この領域は基板４と単
一の結晶体でありながら、実質的に非導体である。陽極
酸化の前か後に、ノツチを各レベル２４．２６．２８等
に向かって下方にエツチングする。

ノツチ１２では、酸化シリコン絶縁層５０．５２がノッ
チ１２内部の対抗する表面に沿って成長する。次いで、
第１、第２ゲート電極５４．３６をノツチ１２の左右垂
直側面に沿って形成させるが、これはアルミニウム等の
導電材料に６る角度からシャドー沈積させるか、多シリ
コンの低圧化学蒸着（ＬＰＣＶＤ）等による。また、別
の絶縁酸化層３８をゲート電極に相対する側面と上部ノ
ツチ区域の下部（沿って設けるが、これは化学蒸着等に
よる０次に、シールド電極手段４０をノツチに蒸着し、
絶縁層５８によりゲート電極５４．５６間と絶縁する。

次いで別の酸化層４２ｔ′このシールド電極４０上に蒸
着する。ノツチ１４および１６の絶縁ゲーテインクおよ
びシールディング構造は上記と同様である。各シ−ルド
電極４０．４４．４６等は接続４８により基板４ヘオー
ミツク接続される。

ノツチ１２は上部表面６から第２上部層１０および第１
上部層８ｆＣ通って基板領域４へと下方に延びる。／ツ
ブ１２は第２上部層１０ｔ−左右の第１、第２ソース領
域５０．５２に分け、この真領域間を延びる。ノツチ１
２は第１上部層８を、左右の第１、第２チャネル５８．
６０を持つ第１、第２チャネル領域５４．５６に分け、
この間を延びる。ノツチ周辺の基板４は、基板のドレイ
ンつまりドリフト領域６２ｔ−形成する。

第１主電極金属部６４は上部表面６上の異方性状エツチ
ング溝に蒸着され、第１ソース領域５０に入り、これを
通過し、第４チャネル５８を持つ第４チャネル領域（Ｐ
領域）５４内へと延びる。第１主電極６４は第１ソース
領域５０および第４チャネル領域５４にオーミック接触
する。第２主電極金属部６６は同様に上部表面６上の異
方性エツチング溝に蒸着され、第２ソース領域５２およ
び第２デヤネル領域５６にオーミック接触する。

第１ゲート電極５４に第１主電極６４から見て正の電圧
を印加すると、Ｐ領域５４の電子が第４チャネル５８に
誘引され、同領域の導電性はｎ型に反転する。これによ
り、電子はｎ第１ソース領域５０から第１チャネル５８
ｔ−通って基板４内のドリフト領域６２内へ流れる。第
２主電極６６が第１主電極６４から見て正でるると、電
流はＰ領域５６から瞬間的に順方向バイアスＰＮ接合６
８を介してドリフト領域６２内に流れ、さらに第４チャ
ネル５８を通って第１ソース領域５０および第１主電極
６４へと流れる。電流がＦＥＴＺを流れ始まった途端、
主電極６６．６４間の電圧は低下し始めるため、これに
よって、第２チャネル６０に隣接した２層５６０部分７
０を含め、ＦＥＴ各領域の電位が低下する。この電位低
下により、キャリア電子は第２チャネル６０内に流れる
が、その理由は部分７０が所定のゲート電位にある第２
ゲート電極′３６に比べて負でろり、このため正の第２
ゲート電極３６が電子を第２チャネル６０に誘引してそ
の導電性タイプｆｎ型に反転し、従って第２チャネル６
０を導通化させるからである。順方向バイアスＰＮ接合
６８は、第２チャネル６゜がオンとなるまで瞬間的に導
通するのみである。

ＦＥＴ２の主電流通路は、第２主電極６６を出て第２ソ
ース領域５２を通り、ノツチ１２の右側面に沿う第２チ
ャネル６０を下方に向かって通り、さらにノツチの右側
面に沿うドリフト領域６２に入り、次いでノツチ１２の
下部周辺を流れ、次に基板４のドリフト領域６２内にあ
るノツチ１２の左側面に沿って上昇し、次いでノツチ１
２の左側面に沿う第４チャネル５８を上へ向かい、第１
ソース領域５０を通って第１主電極６４に至るものであ
る。

本構造は双方向性であるため、第２ゲート３６が第２主
電極６６から見て正である場合には、電流は第１主電極
６４から第２主を極６６へと光れ得る。２層５６内の電
子はゲート３６により第２チャネル６０に誘引され、第
２チャネル６０をｎ型に反転するので、電子はｎ＋　ソ
ース領域５２から第２チャネル６０ｆ、通って基板４内
ｄドリフト領域６２へ流れる。第１主電極６４が第２主
電極６６から見て正である場合には、第４チャネル５８
がオンとなるまで電流が２層領域５４から瞬間的に順方
向バイアスＰＮ接合７２を介して流れる。主電流通路は
、第１主電極６４から第１ソース５０、第４チャネル５
８、ドリフト領域６２、第２チャネル６０、第２ソース
５２ｉ通って第２主電極６６に至る。従って第２主電極
６６は、第１主電極６４の電圧より負の電圧が印加され
た場合には電子流源として機能し、主電極６４の電圧よ
り正の電圧が印加された場合には陽極として機能する。

ゲート電位をゲート電極５４．５６に印加することによ
り、この電極は第１、第２チャネル５８．６０の導電性
タイプを反転させるのに十分な強度の電界を作り出す。

第１、第２ソース領域５０．５２にいずれかの極性の電
圧を印加すると、ゲート電極手段３４．５６のゲート電
位に制御された状態で、当該方向の電流がこの両領載量
を流れることになる。一定の間隔で区分した第１、第２
ソース領域５０．５２間の電流はチャネル５８．６０の
電界を制御することによって制御でき、また、この電界
はゲート電極手段３４．５６の電位を制御することによ
って制御できる。

ゲート電極３４．３６にゲート電位が印加されていない
場合には、チャネル５８．６０はＰ型となり、本素子は
遮断オフ状態である。主電極６４から主電極６６への電
流は接合部６Ｂによって遮断される。主電極６６から主
電極６４への逆方向電流は接合部７２によって遮断され
る。

双方向性ＦＥＴ２を用いて交流電力を制御することがで
きる。図１は主電極６６．６４を介して接続した負荷７
４と交流電源７６の概略図である。ゲート電極３４はゲ
ート端子７８によりスイッチ手段８２を介してゲート電
位源８０に接続されている。ゲート電極３６はゲート端
子８４によりスイッチ手段８８金介してゲート電位源８
６に接続されている。ＦＥＴ２がオン状態にあると、ス
イッチ８２．８８は上側にあり、一定の極性のゲート電
位がゲート電極３４．５６に印加される。

このゲート電位は各半サイクルにおいて、主電極の最負
値よ抄高ｂ０交流電源７６の駆動時、主電極６６が主電極６４から見
て正であると、ゲート電極３４はチャネル５８を包含し
たＰ領域５４とソース領域５０に接続された負の主電極
６４から見て正となる。従って、チャネル５８はｎ型に
反転し、導通する。即ち、電流は正の主電極６６からソ
ース領域５２、チャネル６０、基板４内のノッチ１２下
部周辺にるるドリフト領域６２、チャネル５８、ソース
領域５０全通って、負の主電極６４に流れ、また負荷７
４を通る。

交流電源７６が他方の半サイクルにるる時には、主電極
６４が主電極６６から見て正であり、ゲート電極３６は
チャネル６０ｔ−包含するＰ層′領域５６とソース領域
５２に接続された負の主電極６６から見て正である。従
ってチャネル６゜が導通し、電流は正の主電極６４から
ソース領域５０、チャネル５８、基板４内のノッチ１２
下部周辺にあるドリフト領域６２、チャネル６゜を通っ
て、ソース領域５２および主電極６６へと流れる。

シールド電極手段４０は、電界の発散のためドリフト領
域部９０．９２に空乏層が誘起されるのを防止し、また
オフ状態時にドリフト領域に不要な導通チャネルが誘起
されるのを防止する。

これにより非フローティング・ゲートか使用できること
になる。即ち、ＦＥＴ２がオフ状態にある場合、ゲート
電極３４．３Ｓ’ｉ１個以上の主電極と同一電位レベル
に設定することができる。

ＦＥＴ２がオフ状態にある場合には、スイッチ８２．８
８は下側にあって、ゲート端子７８ｔ−逆遮断ダイオー
ド９４を介して主電極６４に接続し、ゲート端子８４を
逆遮断ダイオード９６ｆ介して主電極６６に接続する。

ＦＥＴ２がオフ状態にあってかつ交流電源７６が第１半
サイクルにある場合には、主電極６６の電圧が主電極６
４から見て正に立ち上がる。

接合部６８は順方向にバイアスされているので、接合部
６８の下方にある基板４のドリフト領域内の電位レベル
は主電極６６と実質的に同一レベルとなる。つまり、主
電極６６の一接合部による低下分内で同一である。第１
ゲート電＠３４は相対的に負であるが、これはダイオー
ド９４を介して主電極６４および交流電源の他方側に統
合されているからである。従って右方の領域部９２と第
１ゲート電極５４との間には電界こう配が生じる。基板
４のノツチ１２の左側に沿う電位レベルは非常に低いも
のであるが、ノツチ１２の左端に沿って垂直下方に行く
に従って増大する。ノツチ１２の左右端間の電力とり配
により、一定の極性のキャリアが基板４から領域部９２
に誘引される。

第２主電極６６の正電圧がさらに上昇するに従い、ドリ
フト領域部９２は第１ゲート電極３４に比してさらに正
のバイアスが深くなり、また電界こう配によりホールは
ドリフト領域部９２の方へ誘引され、電子は同ドリフト
領域から排除される。キャリア濃度が十分大きくなると
、領域部９２の導電性タイプがＰ型に反転するので、誘
起Ｐチャネルがノツチ１２周辺の領域部９２に沿って導
通する。このよりにして形成された導通チャネルはノツ
チの左側面周辺に延び、ま念接合部７２は逆遮断能力を
喪失するので、ＦＥＴ２はオフ状態において電源７６か
らの電圧をもはや遮断することができない。

シールド電極４０は接続線４８によって基板４へ接続さ
れ、基板４の層と同電位となり、接合部６８を介して主
電極の一接合部の低下分（電圧降下分）以内の相違とな
る。主電極６６の電位が上昇すると、基板領域４とドリ
フト領域部９２も上昇し、従ってシールド電極４０の電
位も上昇する。シールド電極４０はゲート電極３４とド
リフト領域部９２の間で絶縁され、従って同ドリフト領
域部は第１ゲート電極３４の電界こう配からシールドさ
れる。このようにしてシールド電極４０はドリフト領域
部９２に電界こう配が形成されないようにし、これによ
って接合部６８の下方にある領域部９２のノツチ１２の
右端にホールが誘引されるのを防止する。ドリフト領域
ｓ９２の「ｄ位が上昇するンζ従いシールド電極４０の
電位レベルも上昇するため、ドリフト領域部９２の導通
特性はもはや相対的に負の第１ゲート電極３４の影響を
受けなくなる。従ってオフ状態にある場合、シールド電
極４０はドリフト領域に不要な導通チャネルが誘起され
るのを防止する。

電源７６が第２半サイクルにあり、かつＦＥＴ２がオフ
状態にある場合には、第１主を極６４が第２主電極６６
に比して正方向に上昇する。

シールド電極４０は接続線４８により基板４に接続され
、これとともに正方向に上昇する。シールド電極４０と
基板４は第１主電極６４と実質的に同一電位、つまり接
合部７２′？ｃ介してそれの単一接合部による低下分以
内の相違でるる。

第１主電極６４の電位が上昇するにつれて基板４のドリ
フト領域部９０の電位レベルも上昇するが、これは接合
部７２ｔ−介して単一接合部が同電位に低下するからで
ある。この電位は、ダイオード９６會介して負の第２主
電極６６に接続された第２ゲート電極３６に比して正方
向に上昇する。印加電圧が十分に高くなると、相対的に
負の第２ゲート電極３６により、ノツチ１２を介してか
なり大きな電界こう配が形成され、導電性タイプの反転
が行われ、ドリフト領域部９０に導通チャネルが誘起さ
れる。シールド電極４０が、オフ状態時にドリフト領域
に不要な導通チャネルが誘起されるのを防止する。シー
ルド電極４０は第２ゲート電極５６とドリフト領域部９
０の間にあり、第１主電極６４と実質的に同一電位レベ
ルにあるので、第２ゲート電極３６のために生じる電界
こう配からドリフト領域部９０をシールドする。

接合部６Ｂ、７２はステアリング・ダイオード機能を行
い、シールド電極４０の電位を設定する。このような接
合部は既に集積化構造内にあり、これをさらにステアリ
ングの目的で使用することにより、ステアリング機能全
行う専用のＦＥＴ基板端子に外付されるダイオードの必
要がなくなる。従って本構造は、構造が単純化され部品
の数も減少していながら、オフ状態での電圧遮断能力が
高い。

オフ状態での電圧遮断能力は、ドリフト領域電流通路を
長くすることによね、さらに改良できる。主電極間の電
流通路は、各ソース領域から下方へチャネル領域を通り
、ノツチの下部９８周辺に延びる。これによりドリフト
領域電流通路の長さが増し、上部表面６に沿って横方向
の寸法を増加させずにオフ状態での電圧遮断能力を向上
させることができ、従ってオン状態での抵抗を相対的に
低くしたまま高密度高電圧の双方向性ＦＥＴ構造が可能
である。

図１で見られるように、複数のＦＥＴが集積化構造中に
含まれている。Ｎ　上部層１０と２層８は各ノツチ１４
．１６により分割され、横方向に一定間隔で区分された
ソース領域およびテャネル領域となっている。主進甑金
属部は既述したように配備され、父流負荷ラインに直列
ないし図１に示すとおり並列に接読されている。

第１ゲート電極１０２．１０４は第１ゲート電極３４と
並列に接続され、ゲート端子７８に至っている。第２ゲ
ート心極１０６．１０８は第２ゲート電極３６と並列に
接続され、ゲート端子８４に至っている。シールド成極
４４．４６は接続線４８によってシールド電（択４０と
並列ｉＣ接続され、基板４に至っている。

主電極６６はＦＥＴのノツチ１２周辺右方のソースジ極
となり、またノツチ１４周辺左方のソース二極ともなる
。主電極１１０はＦＥＴのノツチ１４，１１！ｉ辺のド
レイン１也となり、また同ＦＥＴのノツチ１６周辺のド
レイン′−極ともなる。交流電源７６が他方の半サイク
ルにある場合には、電極６６と電極１１０の役割は逆転
する。即ち、電極６６はその左右のＦＥＴの各ノツチ１
２．１４周辺のドレインとなり、電極１１０はその左右
のＦＥＴの各ノツチ１４．１６周辺のソースとなる。代
替電極６４．１１０等はこの：うにして交流電源の一方
１ｉｔｌｌ　Ｋ接続され、またその他の代替電極６６．
１１２等は交流電源の他方側に接続される。

従って以上は基板電位設定シールドを備えた横型双方向
性シールド化ノツチＦＥＴ２示し、これに含まれるのは
、ｎ又はｐの一方の導電性タイプ金持つ第１ソース領域
５０、他方の導電性タイプを持ち第１ソース領域５０と
の接合部１１４を形成する第４チャネル領域５４、一方
の導電性タイプ？持ち第４チャネル領域５４との別の接
合部７２紫形成するドリフト領域６２、他方の導電性タ
イプを持ちドリフト領域６２との接合部６８【形成する
第２チャネル領域５６、一方の導電性？持ち第２チャネ
ル領域５６との接合部１１６を形成する第２ソース領ｆ
４５２、第１．第２ソース領域５０．５２問および第１
゜第２チャネル領域５４．５６間に延びこれを分離して
基板４内のドリフト領域中に延びるノツチ１２、ノツチ
１２内で第４チャネル５８の近傍にあり第１チャネル５
日の導電性タイプを反転させるのに十分な強度の厩界七
形成する′と位の印加に適した第１絶縁ゲート手段３４
、ノツチ１２内で第２チャネル６０の近傍に６０第２チ
ャネル６０の導電性タイプを反転させるのに十分な強度
の電界？形成する電位の印加に適した第２絶縁ゲート手
段３６、ノツチ１２内で第１、第２ゲート手段３４．３
６間で絶縁されて接続線４８で基板４にオーミック接続
され同基板と同一電位レベルとなりノツチ１２の端に沿
ってドリフト領域部９０内に電界こう配による空乏層が
誘起されるの會防止するシールド手段４０、各ソース領
域とチャネル領域にオーミック接触する第１、第２主屯
極６４．６６（従ってオフ状態時には基板４のドリフト
領域部９０．９２の電位は各接合部７２．６Ｂ’ｆ：介
してその上にある各主電極の一接合部による低下以内と
なる〕であり、従って、第１、第２ソース領域５０．５
２にいずれかの也性の電圧？印加時、電流は、ゲート手
段の電位による制御下で、同ソース領域間を対応する方
向に流れることができ、ドリフト領域６’ｌｆ通る導電
性を持つ電流通路はノツチ１２の片側、次にその下部！
９Ｂ、次いでノツチ１２の反対側に沿って走るので、ゲ
ート電位の非印加時にはシールド手段４ｏがドリフト領
域６２内に不要な導通チャネルが誘起されるのを防止す
る。

図２から図６は図１の構造の望ましい製造法金示し、簡
明を期すため、同等の、４成要素は同じ参照番号上使用
した。図２は、まず軽くドーピングしたｎ−基板４で始
め、たとえば１立方センナメートル当たり約５Ｘ１０　
　　ドナー原子のドナー密度で、Ｐ型エピタキシャル層
８に、１立方センナメートル当たり約５×１ｏ　　ドナ
ー原子の密度で硼素上供給する。図３では、次に亜硝酸
シリコン絶縁層１１７全蒸着し、その後にプラズマ・エ
ツチングしレベル２４までノツチ・ホール１２を設ける
。亜硝酸シリコンの除去後、砒素、アンチモン等のイオ
ン？基板に垂直、つまり９０°に注入し、図４のｎ　層
１０を設け、次に焼きなまして注入部を活性化し、約１
ミクロンの深さにする。

次に、図５の多孔シリコン領域１８をフッ化水素の存在
下で陽極酸化処理によって形成する。

上部表面と下部表面に接融部？配置し、ＰＮ接合部によ
り電流がノツチ・ホール１２しか通過しないので、垂直
領域１８を通って選択的に陽極酸化を行う。シリコン内
で構造変化が生じ、基板４と単一の結晶体でありながら
、多孔性となる。下部ノツチ端９日の多孔性シリコン領
域１８の深さは、上部表面６から下へ約１５ミクロンで
ある。基板上次に酸化雰囲気にあてるので、酸素が多孔
性領域１８内の孔に入り、この領域全急速に酸化するが
、領域１Ｂは基板４と単一の結晶でありながら、実質的
に非導電性で６る。ノツチ１２の幅は約５から１５ミク
ロンである。

酸化の間に、図６のノツチの垂直壁に沿った絶縁層３０
．３２’（ｊ含め、絶縁層が形成される。

多孔性シリコン領域１８は２酸化シリコン層の成長より
はるかに急速に成長するので、処理制御によりチャネル
５８．６０およびノツチ・ホール１２の垂直壁に沿って
ゲート酸化層ができる。

次にノツチの各側面にある角度でシャドー沈着させるか
、または多シリコンのＬＰＣＶＤ等でゲート電極５４．
５６ｆ蒸着する。次いで低温化学蒸着により、絶縁層３
日を設ける。シールド電極４０も蒸着によって設けるが
、これは導電性ｔもつ２珪化チタンが望ましい。次に上
＠Ｓ　２酸化シリコン絶縁層４２を蒸着する。次いで基
板をマスキングし、エツチングして、その後アルミニウ
ム金属部をスパッタリングまたは蒸着し、図１の６４．
６６．１１０．１１２等の主電極を設ける。

図７は図１の構造の代替構造であり、簡明を期すため同
等の構成要素は同じ参照番号にｒａＪｔつけて使用して
いる。第１主電極６４ａは第１ソース領域ＳＱａ内で通
り、第１テセネル領域５４ａ内七通って、基板４ａのド
リフト領域６２ａ内へと延びる。第１主電極手段６４ａ
は第１主電極手段沿いに接触して延びるＰ型半導体材料
１１８でできた層奢含み、第１ソース領域５０ａとの接
合部１１９を形成し、ドリフト領域６２ａとの接合部１
２０を形成する。

第２主電極手段６６ａも同様に第２ソース領域５２ａ内
を通り、第２チャネル領域５６ａ内に通って、基板４ａ
のドリフト領域６２内へと延びる。

第２主電極手段６６ａは、第２主電極手段沿いに接触し
て延びるＰ型半導体材料でできた層１２２を含み、第２
ソース領域５２ａ　　との接合部１２４を形成し、ドリ
フト領域６２ａとの接合部１２６【形成する。次に、異
方性状エツチングの後に層１１８．１２２を形成して主
電極を蒸着する場所ｔあける。図７の構造の動作は図１
のものと同様である。図１の接合部７２．６８に等しい
接合部１２０．１２６　　によってオフ状態の電圧が通
断できる。

図８も図１の代替溝造ｒ示し、開明を期すため同等の構
成要素は同じ参照番号にｒｂＪをつけて使用している。

ＦＥＴチャネルは、Ｐ領域５４ｂ、５６ｂ内の側方チャ
ネル５８ｂ、／ｉ０ｂによって、各ソース領域５０ｂ、
５２ｂ　　から基板４ｂの基板ドリフト領域６２ｂへ設
けられる。

第１絶縁ゲート手段３４ｂは、上部表面６ｂＶＣ沿う側
方第４チャネル５８ｂの近傍にあり、これから絶縁され
た部１３０？含む。第２絶縁ゲート手段ｓｂｂは、上部
表面６ｂに沿り側方第２　チャネル６０ｂの近傍にあり
、これから絶縁され横に延びる部１３２を含む。

さらに他の代替構造では、６４等の各主電極は上部表面
６の下で下方に延びず、たとえば図１のＰ領域５４が区
域１３４内を上方へ上部表面６へと延び、その上で主電
極と接触して、左右のｎ領域５０．１５６　ｆ分離して
、拡散分離タブとしてもよい。従って主電極６４はｎソ
ース領域５０とチャネル領域５４の双方に接触すること
になるので、ステアリング・ダイオード接合部７２を介
して基板４と接続でき、接続線４８を介してシールド４
０と接続できる。

特許請求の範囲内で種々の変更が可能でめることがわか
る。

（発明の効果）以上説明したことから明らかなように、本発明はシール
ド電極がノツチ端側面における一方のドリフト領域に他
方のゲート電極による電界こう配の影響上排除すること
により、不要な導通チャネル等の誘起全防止してチャネ
ル領域とドリフト領域間の接合部の逆電圧遮断能力を喪
失させることがないので、ＦＥＴのオフ状態時の電圧遮
断能力全向上させることができる。

【図面の簡単な説明】

図１は、本発明に従って構成した双方向性電力ＦＥＴ構
造の概略断面図である。図２から図６は、図１の構造の望まし込製造６・・・上
部表面　　　　　　８・−・第１上部層（チャネル領域
）１０・・・第２上部層（ソース領域）１２．１４．１６・−・ノツチ　３４・・・第１ゲート
電極３６・・・第２ゲート電極４０．４４．４６・・・シールド１甑５０・・・第１ソース領域　５２・・・第２ソース領域
５４・・・第４チャネル領域　５６・−・第２チャネル
領域５８・・・第４チャネル　　６０・・・第２ナヤネ
ル６２・−・ドリフト領域　　６４・・・第１主電極６
６−・第２主電極　　　６８．７２・・・接合部（ほか
１名〕

Claims

【特許請求の範囲】

（１）ｎ又ｐのいずれか一方の導電性タイプの半導体材
料でなる第１ソース領域と、該第１ソース領域部との接合部を形成し、前記半導体材料と異なる他方の導電性タイプの半導体材
料でなる第１チャネル領域と、該第４チャネル領域と別の接合部を形成し、一方の導電
性タイプの半導体材料でなるドリフト領域と、該ドリフト領域との接合部を形成し、他方の導電性タイ
プの半導体材料でなる第２チャネル領域と、該第２チャネル領域との接合部を形成し、一方の導電性タイプの半導体材料でなる第２ソース領域
と、該第１、第２ソース領域間および該第１、第２チャネル
領域間に延び、かつ両領域を分離し、該ドリフト領域内
に延びるノッチと、該第１チャネル領域近傍の該ノッチ内にあり、該第１チ
ャネル領域の導電性タイプを反転させるのに十分な強度
の電界を生じる電位の印加に適した第１絶縁ゲート手段
と、該第２チャネル領域近傍の該ノッチ内にあり、該第２チ
ャネル領域の導電性タイプを反転させるのに十分な強度
の電界を生じる電位の印加に適した第２絶縁ゲート手段
とを備えており、該第１、第２ソース領域にいずれかの極性の電圧を印加
時に、該ゲート手段の電位により制御された状態で、電
流をこのソース領域間にいずれかの方向で流すことがで
き、該ドリフト領域を通る導電性電流通路を該ノッチの
１側面、次にその端、次いで該ノッチの他方の側面に沿
って通過し、またゲート電位の非印加時に、このＦＥＴ
がオフ状態で両方向の電流を遮断し、更に、前記ノッチ内に設けられ、該第１、第２ゲート手
段間で絶縁されており、かつ該ドリフト領域にオーミッ
ク接続されて、ドリフト領域とほぼ同電位レベルになり
、該オフ状態時、該ノッチに沿う該ドリフト領域内に電
界こう配によって空乏層が誘起されるのを防止し、不要
な導電チャネルの誘起を防止するシールド手段とを具備
してなる双方向性電力ＦＥＴ。
（２）チャネル領域がノッチにより横方向に一定間隔で
区分され、該ノッチがＦＥＴの上部表面から下方へ延び
、該チャネル領域が該ノッチの各側面に沿ってほぼ垂直
に延び、ドリフト領域が該チャネル領域の下方にあるこ
とを特徴とする特許請求の範囲第１項に記載した双方向
性電力ＦＥＴ。
（３）ソース領域がその間にあるノッチにより上部表面
に沿って横方向に一定間隔で区分され、該ソース領域が
各チャネル領域の上方にあることを特徴とした特許請求
の範囲第２項に記載した双方向性電力ＦＥＴ。
（４）各ソース領域に各々接続された１対の主電極と、第１チャネル領域に沿ったノッチの内部表面上の第１絶
縁層手段と、第１チャネル領域のごく近傍沿いに延び、
この領域から絶縁されるように該第１絶縁層手段沿いに
延びるノッチ内の第１ゲート電極手段とからなる該第１
絶縁ゲート手段と、該第２チャネル領域に沿った該ノッチの内部表面上の第
２絶縁層手段と、該第２チャネル領域のごく近傍沿いに
延びながらこれから絶縁されるように該第２絶縁層手段
沿いに延びる該ノッチ内の第２ゲート電極手段とからな
る該第２絶縁ゲート手段とで構成されることを特徴とす
る特許請求の範囲第３項に記載した双方向性電力ＦＥＴ
。
（５）オフ状態で、ドリフト領域と一方のチャネル領域
との接合部が一方の主電極への電流を遮断し、該ドリフ
ト領域と他方のチャネル領域との接合部が他方の主電極
への電流を遮断することを特徴とする特許請求の範囲第
４項に記載した双方向性電力ＦＥＴ。
（６）各第１、第２ゲート電極手段がＦＥＴのオフ状態
でそれぞれ一方の主電極と共通の電位レベルに設定可能
で、シールド手段がドリフト領域と同一電位に設定され
、オフ状態で該シールド手段の電位は実質的に該主電極
の電位の接合部による低下分以内となり、該シールド手
段の電位は各該チャネル領域下方の該ノッチの端に沿っ
た該ドリフト領域内の電位と実質的に同一であって、該シールド手段は前記ノッチ端のドリフト領域を反対側
のノッチ端に沿ったゲート電極手段からの電界こう配か
らシールドし、該ドリフト領域内で該ノッチ端方向への
一定の極性のキャリアの誘引を防止し、かつ電界こう配
によって空乏層が誘起されるのを防止するとともにオフ
状態時に該ドリフト領域内で不要な導電チャネルの誘起
を防止することを特徴とした特許請求の範囲第５項に記
載した双方向性電力ＦＥＴ。
（７）第１チャネル領域が他方の導電性タイプ半導体材
料でなる第１領域の一部であり、第２チャネル領域が他
方の導電性タイプ半導体材料でなる第２領域の一部であ
り、しかも第１ソース領域内を通って延び、少なくとも
他方の導電性タイプの前記第１チャネル領域内を延びる
第１主電極手段と、該第２ソース領域内を通って延び、
少なくとも他方の導電性タイプの前記第２チャネル領域
内を延びる第２主電極手段とで構成されることを特徴と
する特許請求の範囲第１項に記載した双方向性電力ＦＥ
Ｔ。
（８）第１主電極が他方の導電性タイプの第１チャネル
領域を通ってドリフト領域に入り、該第１主電極手段に
沿って接触して延びる他方の導電性タイプ半導体材料で
なる層を含み、第１ソース領域との接合部と、該ドリフ
ト領域との接合部とを形成しており、第２主電極が他方の導電性タイプの第２チャネル領域を
通って該ドリフト領域に入り、第２主電極に沿って接触
して延びる他方の導電性タイプ半導体材料の層で構成さ
れ、該第２チャネル領域との接合部と、該ドリフト領域
との接合部とを形成したことを特徴とする特許請求の範
囲第７項に記載した双方向性電力ＦＥＴ。
（９）チャネル領域がノッチによって横方向に一定間隔
で区分され、該ノッチがＦＥＴの上部表面から下方へ延
び、ドリフト領域が該チャネル領域の下方および該ノッ
チの下部周辺にあることを特徴とする特許請求の範囲第
７項に記載した双方向性電力ＦＥＴ。
（１０）ソース領域がその間にあるノッチによつて上部
表面に沿って横方向に一定間隔で区分され、主電極手段
が各該ソース領域を通って下方に延びることを特徴とし
た特許請求の範囲第９項に記載した双方向性電力ＦＥＴ
。
（１１）チャネル領域がノッチの側面末端部に沿ってほ
ぼ垂直に延び、ソース領域が各該チャネル領域の上部に
あることを特徴とする特許請求の範囲第１０項に記載し
た双方向性電力ＦＥＴ。
（１２）チャネル領域が上部表面に沿って各ソース領域
とドリフト領域との間をほぼ水平に延び、ゲート手段が
各該チャネル領域上部の該上部表面に沿ってほぼ水平に
延びる部分を含むことを特徴とする特許請求の範囲第１
項に記載した双方向性電力ＦＥＴ。
（１３）チャネル領域がノッチによって横方向に一定間
隔で区分され、該ノッチが上部表面から下方へ延びるこ
とを特徴とする特許請求の範囲第１２項に記載した双方
向性電力ＦＥＴ。
（１４）ソース領域がその間にあるノッチによって上部
表面に沿って横方向に一定間隔で区分されることを特徴
とする特許請求の範囲第１３項に記載した双方向性電力
ＦＥＴ。
（１５）ｎ又はｐのいずれか１方の導電性タイプの半導
体材料でなり、上部表面を有する基板と、他方の導電性
タイプを有し、該基板内で横方向に一定間隔で区切られ
た１対のチャネル領域と、一方の導電性タイプを有し、該上部表面に沿って横方向
に一定間隔で区切られ、それぞれ各該チャネル領域との
接合部を形成する１対のソース領域と、導電性電流通路が第１ソース領域から第１チャネル領域
を通り、次に前記基板内のドリフト領域に入って、ノッ
チの一方側面とノッチの下部に沿い、次いでドリフト領
域内のノッチの他方の側面に沿って、さらに第２チャネ
ル領域を通って第２ソース領域へと至り、また同じ通路
が第２ソース領域から第１ソース領域へと電流を逆方向
へ導通するように、前記基板内に形成され、該上部表面
から該ソース領域間や該チャネル領域間をドリフト領域
へと下方へ延びるノッチと、該第１ソース領域と該第１チャネル領域に接続された第
１主電極と、該第２ソース領域と該第２チャネル領域に接続された第
２主電極と、該第１チャネル領域の近傍にあり、電流が該主電極間を
第１の方向に流れるように一定の極性のキャリアを誘引
して一定のゲート電位に応じて該第１チャネル領域を一
定の導電性タイプに反転させる第１絶縁ゲート電極手段
と、該第２チャネル領域の近傍にあり、電流が該主電極間を
第２の方向に流れるように一定の極性のキャリアを誘引
して一定のゲート電位に応じて該第２チャネル領域を一
方の導電性タイプに反転させる第２絶縁ゲート電極手段
と、該ノッチ内で該第１、第２ゲート電極手段間で絶縁され
、該ドリフト領域にオーミック接続されてそれとほぼ同
じ電位レベルになり、該ノッチ端に沿った該基板のドリ
フト領域の一部を該ノッチの反対側の端に沿ったゲート
電極手段からの電界こう配からシールドし、ＦＥＴのオ
フ状態時で空乏層や導通チャネルの不要な誘起を防止す
るシールド手段とから構成される双方向性電力ＦＥＴ。
（１６）主電極が交流負荷ラインに接続可能で、各第１
、第２ゲート電極手段がゲート電位源手段と接続可能で
、該交流ラインの第１半サイクル時に該第１ゲート電極手
段が第１主電極から見て正となり、該交流ラインの第２
半サイクル時に該第２ゲート電極手段が第２主電極から
見て正となり、該交流ラインの第１半サイクル時に、電流が該第２主電
極から、第２ソース領域、第２チャネル領域、ノッチの
下部周辺の基板ドリフト領域、第１チャネル領域、第１
ソース領域、を通って該第１主電極へ流れ、該交流ラインの第２半サイクル時に、電流が該第１主電
極から、第１ソース領域、第１チャネル領域、ノッチの
下部周辺の基板ドリフト領域、第２チャネル領域、第２
ソース領域、を通って該第２主電極へ流れることを特徴
とする特許請求の範囲第１５項に記載した双方向性電力
ＦＥＴ。
（１７）一定のゲート電位の非印加時にＦＥＴがオフ状
態となり、基板ドリフト領域と第１チャネル領域間の接
合部が第１主電極への電流を遮断し、該基板ドリフト領
域と第２チャネル領域間の接合部が該第２主電極への電
流を遮断することを特徴とする特許請求の範囲第１６項
に記載した双方向性電力ＦＥＴ。
（１８）オフ状態で第１ゲート電極手段が第１主電極と
同一電位に設定可能で、オフ状態で第２ゲート電極手段
が第２主電極と同一電位に設定可能で、シールド手段が
実質的に両主電極接合部による低下分以内となり、オフ状態で第１半サイクル時に、第２チャネル領域と基
板ドリフト領域との間の接合部に順方向のバイアスがか
かり、該ドリフト領域の電位は第２主電極の電位と実質
的に同一となり、該第１ゲート電極手段が該第１主電極
と同電位となり、該シールド手段が該ドリフト領域と同
電位でひとつの接合部の電位が該第２主電極以下に下が
り、該シールド手段が該第１ゲート電極手段と該第２チ
ャネル領域下部のノッチ端に沿った該ドリフト領域部と
の間にあり、該ドリフト領域部を該第１ゲート電極手段
からの電界こう配からシールドし、オフ状態で第２半サイクル時に、該第１チャネル領域と
該基板ドリフト領域との間の接合部に順方向のバイアス
がかかり、該ドリフト領域の電位は該第１主電極の電位
と実質的に同一となり、該第２ゲート電極手段が該第２
主電極と同電位となり、該シールド手段が該ドリフト領
域と同電位でひとつの接合部の電位が該第１主電極以下
に下がり、該シールド手段が該第２ゲート電極手段と該
第１チャネル領域下部の該ノッチ端に沿った該ドリフト
領域の部との間にあり、該ドリフト領域部を該第２ゲー
ト電極手段からの電界こう配からシールドすることを特
徴とする特許請求の範囲第１７項に記載した双方向性電
力ＦＥＴ。
（１９）交流ラインの第１半サイクル時に、ＦＥＴのオ
ン状態で、電流が瞬間的に第２主電極から、その下方で
第２チャネル領域と基板ドリフト領域との間にある順方
向バイアス接合部を介し、次に第１チャネル領域を通っ
て第１ソース領域と第１主電極へ流れ、順方向バイアス
接合部を介した第２ゲート電極手段に比べた該基板内の
低下電位により、該第２ゲート電極手段が一定の極性の
キャリアを該第２チャネル領域へ誘引してこのチャネル
領域を一方の導電性タイプへ反転させ、第１半サイクル
時に主電流通路は第２主電極から、第２ソース領域、第
２チャネル領域、ノッチの下部周辺の基板ドリフト領域
、第１チャネル領域、第１ソース領域を通って第１主電
極へと至り、該交流ラインの第２半サイクル時に、ＦＥＴのオン状態
で、電流が瞬間的に該第１主電極から、その下方で該第
１チャネル領域と該基板ドリフト領域との間にある順方
向バイアス接合部を介し、次に該第２チャネル領域を通
って該第２ソース領域と該第２主電極へ流れ、この順方
向バイアス接合部を介した該第１ゲート電極手段に比べ
た該基板内の低下電位により、該第１ゲート電極手段が
一定の極性のキャリアを該第１チャネル領域へ誘引して
このチャネル領域を一方の導電性へ反転させ、第２半サ
イクル時に主電流通路は第１主電極から、第１ソース領
域、第１チャネル領域、ノッチの下部周辺の基板ドリフ
ト領域、第２チャネル領域、第２ソース領域を通って第
２主電極へと至ることを特徴とする特許請求の範囲第１
８項に記載した双方向性電力ＦＥＴ。
（２０）第１ソース領域と、共通のドレイン領域と、該第１ソース領域と該共通ドレイン領域との間をほぼ垂
直に延びる第１チャネル領域と、第２ソース領域と、該第２ソース領域と該共通ドレイン領域との間をほぼ垂
直に延びる第２チャネル領域と、互いに接触してその間の接合部を規定する該第１チャネ
ル領域と該共通ドレイン領域と、互いに接触してその間の接合部を規定する該第２チャネ
ル領域と該共通ドレイン領域と、該第１、第２チャネル領域間および該第１、第２接合部
間に延び、これを分離し、該ドリフト領域内に延びて、
該チャネル領域間でこのドリフト領域沿いにドリフト領
域通路を導くノッチと、該ノッチ内に設けられ、該第１チャネル領域から近傍に
位置し、かつ絶縁されており、該第１チャネル領域内の
電界を制御可能な状態で誘起する第１絶縁ゲート電極手
段と、該ノッチ内に設けられ、該第２チャネル領域から近傍に
位置し、かつ絶縁されており、該第２チャネル領域内の
電界を制御可能な状態で誘起する第２絶縁ゲート電極手
段と、該第１ソース領域と該第１チャネル領域とに接続された
第１主電極手段と、該第２ソース領域と該第２チャネル領域とに接続された
第２主電極手段と、該ノッチ内にあり、該第１、第２ゲート電極手段間で絶
縁され、該共通ドリフト領域にオーミック接続してそれ
と実質的に同一電位となり、実質的に該主電極手段の電
位の接合部による低下分以内に、該ドリフト領域内で該
第１、第２チャネル領域下方の該ノッチ端に沿って電界
こう配により空乏層が誘起されるのを防止するシールド
電極手段とを半導体基板上に形成する構成とし、該第２主電極手段から見て正である該第１主電極手段に
電圧を印加時に、該第１ソース領域から該第２ソース領
域へ流れる電流が、該ゲート電極手段へ印加した電圧を
制御することによって制御でき、該第１主電極手段から見て正である該第２主電極手段に
電圧を印加時に、該第２ソース領域から該第１ソース領
域へ流れる電流が該ゲート電極手段へ印加した電圧を制
御することによって制御でき、該ゲート電極手段へ電圧が非印加時にＦＥＴがオフ状態
となり、該シールド電極手段が該ドリフト領域内の導通
チャネルの不要な誘起を防止することを特徴とした双方
向性電力ＦＥＴ。
（２１）一方向の電流通路が第１ソース領域から下方へ
向かい、ノッチの一側面沿いの第１チャネル領域を通り
、次に該ノッチの一側面沿いのドリフト領域に入り、該
ノッチの下部周辺を巡り、次に該ノッチの反対側に沿っ
て該ドリフト領域を通って上へ向かい、さらに該ノッチ
の反対側に沿って第２チャネル領域を通り、第２ソース
領域へと至り、逆方向の電流も同じ通路を通ることを特
徴とする特許請求の範囲第２０項に記載した双方向性電
力ＦＥＴ。
（２２）第１、第２ソース領域がその間にあるノッチに
よって半導体本体の上部表面沿いに横方向に一定間隔で
区分され、第１、第２チャネル領域がその間にある該ノ
ッチによって横方向に一定間隔で区分されることを特徴
とする特許請求の範囲第２１項に記載した双方向性電力
ＦＥＴ。
（２３）シールド電極手段が第１ゲート電極手段と第２
チャネル領域下方にあるノッチ端に沿つたドレイン領域
部との間にあり、このドレイン領域部と実質的に同一電
位レベルで、該第１ゲート電極手段からの電界こう配か
らシールドし、該ドレイン領域がオフ状態で該第１ソー
ス領域と同一電位に設定でき、該シールド電極手段が該
第２ゲート電極と該第１チャネル領域下方にある該ノッ
チ端に沿つた該ドレイン領域部との間にあり、このドレ
イン領域部を該第２ゲート電極手段からの電界こう配か
らシールドし、該ドレイン領域がオフ状態で該第２ソー
ス領域と同一電位に設定できることを特徴とする特許請
求の範囲第２２項に記載した双方向性電力ＦＥＴ。