JPS6232749A - 通信線のシリアル信号処理方法 - Google Patents
通信線のシリアル信号処理方法Info
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- JPS6232749A JPS6232749A JP60171132A JP17113285A JPS6232749A JP S6232749 A JPS6232749 A JP S6232749A JP 60171132 A JP60171132 A JP 60171132A JP 17113285 A JP17113285 A JP 17113285A JP S6232749 A JPS6232749 A JP S6232749A
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- signal
- communication line
- serial
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- 238000004891 communication Methods 0.000 title claims abstract description 20
- 238000003672 processing method Methods 0.000 title claims description 7
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は通信線のシリアル信号を受信して解読して処理
する方法に関し、特にテレックス端末機のインタフェー
ス回路部に適用して好適な通信線のシリアル信号処理方
法に関する。
する方法に関し、特にテレックス端末機のインタフェー
ス回路部に適用して好適な通信線のシリアル信号処理方
法に関する。
（従来の技術）
第３図に、従来のテレックス端末機のインタフェース回
路部周辺の構成を示す。同図において、１は中央処理装
置（以下、ＣＰＵと略す）、２はＩ１０ポート、３はシ
リアル信号をパラレル信号に変換する信号変換器、６は
データバス、７は通信線上の高圧回線信号をロジックレ
ベルの信号に変換するレベル変換器である。通信線上の
高圧回線信号であるシリアル信号５はレベル変換器７で
レベル変換された後、信号変換器３に供給される。
路部周辺の構成を示す。同図において、１は中央処理装
置（以下、ＣＰＵと略す）、２はＩ１０ポート、３はシ
リアル信号をパラレル信号に変換する信号変換器、６は
データバス、７は通信線上の高圧回線信号をロジックレ
ベルの信号に変換するレベル変換器である。通信線上の
高圧回線信号であるシリアル信号５はレベル変換器７で
レベル変換された後、信号変換器３に供給される。
信号変換器３は入力されたシリアル信号５を・ぐラレル
信号４に変換する。そして、パラレル信号４はＩ１０ポ
ート２及びデータバス６を介してＣＰＵ １に供給され
る。ＣＰＵ １は入力された信号がどのような文字又は
機能かを解読する。
信号４に変換する。そして、パラレル信号４はＩ１０ポ
ート２及びデータバス６を介してＣＰＵ １に供給され
る。ＣＰＵ １は入力された信号がどのような文字又は
機能かを解読する。
（発明が解決しようとする問題点）
しかしながら、このよ゛うな従来の通信線のシリアル信
号処理方法にあっては、ｃＰＵｌが通信線上のシリアル
信号５を解読するだめに、このシリアル信号５を信号変
換器３を用いてパラレル信号４に変換する必要があるの
で、構成上及び経済的見地から必ずしも適切な処理方法
でないという問題点があった。
号処理方法にあっては、ｃＰＵｌが通信線上のシリアル
信号５を解読するだめに、このシリアル信号５を信号変
換器３を用いてパラレル信号４に変換する必要があるの
で、構成上及び経済的見地から必ずしも適切な処理方法
でないという問題点があった。
従って、本発明は上記問題点を解決し、従来方法で必要
とされていた信号変換器を用いることなく通信線上のシ
リアル信号を中央処理装置が解読できる、簡単で経済的
な通信線のシリアル信号処理方法を提供することを目的
とする。
とされていた信号変換器を用いることなく通信線上のシ
リアル信号を中央処理装置が解読できる、簡単で経済的
な通信線のシリアル信号処理方法を提供することを目的
とする。
（問題点を解決するだめの手段）
本発明は、以下のとおシ構成される。
まず、通信線上のシリアル信号に対し、該シリアル信号
の始端から終端の範囲で所定間隔ごとに・ぐルスを発生
させる。この所定間隔とは、シリアル信号のデータ伝送
速度に対応するように選択される。そして、各パルスが
発生した時点におけるシリアル信号の状態（この信号が
調歩同期方式に従うものであれば、信号の状態はマーク
又はス４−スである）を記憶手段に格納する。従って、
この記憶手段に格納された情報はシリアル信号の状態、
すなわち解読された結果である。
の始端から終端の範囲で所定間隔ごとに・ぐルスを発生
させる。この所定間隔とは、シリアル信号のデータ伝送
速度に対応するように選択される。そして、各パルスが
発生した時点におけるシリアル信号の状態（この信号が
調歩同期方式に従うものであれば、信号の状態はマーク
又はス４−スである）を記憶手段に格納する。従って、
この記憶手段に格納された情報はシリアル信号の状態、
すなわち解読された結果である。
（作 用）
シリアル信号の始端から終端の範囲で所定間隔ごとにパ
ルスを発生させることは、シリアル信号の状態（換言す
れば、情報）を検出する時刻を決定する作用を呈する。
ルスを発生させることは、シリアル信号の状態（換言す
れば、情報）を検出する時刻を決定する作用を呈する。
このようにして決められた時刻ごとのシリアル信号の状
態を記憶手段に格納することにより、シリアル信号から
直接解読された結果が得られる。従って１従来のように
＼解読のためにシリアル／・母うレル変換をすることな
く、データの解読が可能となる。
態を記憶手段に格納することにより、シリアル信号から
直接解読された結果が得られる。従って１従来のように
＼解読のためにシリアル／・母うレル変換をすることな
く、データの解読が可能となる。
（実施例）
以下、本発明を一実施例に基づき図面を参照して説明す
る。
る。
第１図は本発明の一実施例による、シリアル信号と信号
チェックノクルスとデータレジスタの内容との関係を示
す動作タイミング図、及び第２図は本実施例を実施する
だめの・・−ドウエア構成を示す図である。
チェックノクルスとデータレジスタの内容との関係を示
す動作タイミング図、及び第２図は本実施例を実施する
だめの・・−ドウエア構成を示す図である。
第２図において、１０は中央処理装置（ＣＰＵ）で、Ｉ
１０ポートが内蔵されたものである。ＣＰＵ １０の入
力部には、前述したレベル変換器７の出力部が接続され
ている。レベル変換器７０入力部は図示しない通信線に
接続されている。
１０ポートが内蔵されたものである。ＣＰＵ １０の入
力部には、前述したレベル変換器７の出力部が接続され
ている。レベル変換器７０入力部は図示しない通信線に
接続されている。
次に、本実施例の動作について説明する。
はじめに、本実施例によって処理される通信線上のシリ
アル信号５は、第１図（ａ）に示す調歩同期方式に従う
５ビツトで構成されているものとする。
アル信号５は、第１図（ａ）に示す調歩同期方式に従う
５ビツトで構成されているものとする。
従って、図示のように、データビットの前及び後にそれ
ぞれスタートビット及びストップビットが付加されてい
る。また、シリアル信号５が入力されていないときは通
信線はマーク極性に保持されている。尚、テレックスに
関する国際規準によれば、１キヤラクタは２ Ｑｍｓ間
隔の５ビツトのデータビット（≠１〜＋５）で構成され
る。このようなシリアル信号５はレベル変換器７でレベ
ル変換された後、ＣＰＵ１０に入力される。ＣＰＵ １
０はシリアル信号５の極性がマークからスペースへ変化
した時点をシリアル信号５の始端と判定し、第１図（ｂ
）に示すように、始端から３０ ｍｓ後に２０ ｍｓ間
隔で５発の信号チェックノ４ルスをＣＰＵｌ０内部に発
生させる。この信号チェックｉＲルスはシリアル信号５
と同一の速度を有し、シリアル信号５のデータビットの
中心で発生するように制御される。ＣＰＵｌ０はこの信
号チェックパルスの発生時側におけるシリアル信号５の
極性を判定し、判定された結果をＣＰＵｌ０内部のデー
タレジスタ（図示せず）に第１図（ｃ）に示すように格
納する。シリアル信号５の５ビツトのデータの入力が終
了すると、ＣＰＵ１０は自動的に信号チェックノヤルス
を停止させる。このようにして、シリアル信号５はＣＰ
Ｕ １０にて解読される。
ぞれスタートビット及びストップビットが付加されてい
る。また、シリアル信号５が入力されていないときは通
信線はマーク極性に保持されている。尚、テレックスに
関する国際規準によれば、１キヤラクタは２ Ｑｍｓ間
隔の５ビツトのデータビット（≠１〜＋５）で構成され
る。このようなシリアル信号５はレベル変換器７でレベ
ル変換された後、ＣＰＵ１０に入力される。ＣＰＵ １
０はシリアル信号５の極性がマークからスペースへ変化
した時点をシリアル信号５の始端と判定し、第１図（ｂ
）に示すように、始端から３０ ｍｓ後に２０ ｍｓ間
隔で５発の信号チェックノ４ルスをＣＰＵｌ０内部に発
生させる。この信号チェックｉＲルスはシリアル信号５
と同一の速度を有し、シリアル信号５のデータビットの
中心で発生するように制御される。ＣＰＵｌ０はこの信
号チェックパルスの発生時側におけるシリアル信号５の
極性を判定し、判定された結果をＣＰＵｌ０内部のデー
タレジスタ（図示せず）に第１図（ｃ）に示すように格
納する。シリアル信号５の５ビツトのデータの入力が終
了すると、ＣＰＵ１０は自動的に信号チェックノヤルス
を停止させる。このようにして、シリアル信号５はＣＰ
Ｕ １０にて解読される。
以上、本発明をテレックス通信に適用したときの実施例
に基づき説明した。本発明はテレックス通信以外のシリ
アル信号を扱っている装置にも適用可能である。
に基づき説明した。本発明はテレックス通信以外のシリ
アル信号を扱っている装置にも適用可能である。
（発明の効果）
以上説明したように、本発明によれば、シリアル信号を
ノクラレル信号に変換することなくシリアル信号のデー
タの解読を行なうことができ、装置の簡略化及び経済化
が可能になるという効果が得られる。
ノクラレル信号に変換することなくシリアル信号のデー
タの解読を行なうことができ、装置の簡略化及び経済化
が可能になるという効果が得られる。
第１図は本発明の一実施例に基づくシリアル信号の解説
を説明するだめの図、第２図は本実施例を実施するため
の／・−ドウエア構成を示す図、及び第３図は従来のシ
リアル信号処理方法を実施するだめのハードウェア構成
を示す図である。 １．１０・・・中央処理装置（ＣＰＵ）、２・・・Ｉ１
０ポート、３・・・信号変換器、４・・・パラレル信号
、５・・・シリアル信号、６・・・データバス、７・・
・レベル変換器。
を説明するだめの図、第２図は本実施例を実施するため
の／・−ドウエア構成を示す図、及び第３図は従来のシ
リアル信号処理方法を実施するだめのハードウェア構成
を示す図である。 １．１０・・・中央処理装置（ＣＰＵ）、２・・・Ｉ１
０ポート、３・・・信号変換器、４・・・パラレル信号
、５・・・シリアル信号、６・・・データバス、７・・
・レベル変換器。
Claims (1)
- 【特許請求の範囲】 通信線上のシリアル信号に対し、該シリアル信号の始端
から終端の範囲で所定間隔ごとにパルスを発生させ、 各パルスが発生した時点における前記シリアル信号の状
態を記憶手段に格納することを特徴とする通信線のシリ
アル信号処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171132A JPS6232749A (ja) | 1985-08-05 | 1985-08-05 | 通信線のシリアル信号処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171132A JPS6232749A (ja) | 1985-08-05 | 1985-08-05 | 通信線のシリアル信号処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232749A true JPS6232749A (ja) | 1987-02-12 |
Family
ID=15917574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171132A Pending JPS6232749A (ja) | 1985-08-05 | 1985-08-05 | 通信線のシリアル信号処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232749A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004004138A (ja) * | 1999-09-17 | 2004-01-08 | Seiko Epson Corp | 電子時計、電子時計の制御方法、電子時計の調整システムおよび電子時計の調整方法 |
-
1985
- 1985-08-05 JP JP60171132A patent/JPS6232749A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004004138A (ja) * | 1999-09-17 | 2004-01-08 | Seiko Epson Corp | 電子時計、電子時計の制御方法、電子時計の調整システムおよび電子時計の調整方法 |
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