JPS6232797A - バ−ストスイツチング通信システム用スイツチング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発朗は通信スイッチングシステムに関し１詳しくいう
と、完全に統合された音声（ボイス、）およびデータサ
ービスを提供するスイッチングシステムに閃する。

従来の技術 通信使用者、特に遠距離通信使用者は常に増大する範囲
の情報の伝送を要求している。典型的な電話網において
は、音声信号は電話網を介してアナログ形式で伝送され
、スイッチングされていた。

ある形式の伝送媒体における経済性のために、音声信号
は伝送の目的のためにディジタル化された。

ディジタル音声信号の時分割多重化はワイヤを基礎とす
る伝送プラントの電話網を利用する最も経済的な方法で
あった。

データ処理システムおよび分散データ処理システムの出
現によって、通信リンクを通じてのおよび電話網を介し
てのデータの伝送の必要代が生じた。ここでは、「デー
タ通信」はディジタル化された音声信号以外のディジタ
ル通信網を介して伝送された任意の情報と広く定Ｃ毒す
ることにする。

今日、最も一般的な形式のデータ通信は文字数字（英数
字）式データ、すなわち、テキストあるいは数字データ
である。将来の通信要件としてかなりの比率でイメージ
（画像）およびビデオ通信を搬送することができること
があげられる。イメージ通信は静止画または動かない物
体の伝送である。

現在最も一般的な形式のイメージ通信であるファクシミ
リ伝送は１ブロツクまたは１頁を構成するレターあるい
はキャラクタのディジタル表示の伝送ではなくて１ブロ
ツクまたは１頁の情報のイメージの伝送である。ビデオ
伝送はイメージ伝送に動きを加えたものである。これは
完全に動きのあるカラーテレビジョン信号の伝送から一
連の逐次の静止画像であるコマ止めビデオにまで及び得
る。

イメージおよびビデオ伝送はどんどん広まっているので
、帯域幅の需要がＴ１）的に増大している。疑いもなく
、種々のサービスおよびトラヒック容量に関して、将来
、さらに大きな通信需要があろう。

ディジタル時分割多重伝送は多くの理由、例えばディジ
タル多重化により実現できるかなりの経済性のために、
音声およびデータ通信の両方にとって好ましいというこ
とは分っている。ディジタル多重化はａｔの音声会話を
単一対のワイヤにはさみ込みをするような同じ形式の通
信間に生じ得る。また、ディジタル多重化はデータ通信
を音声通信における検出可能な沈黙時間中に挿入するよ
うな異なる形式の通信間にも生じ得る。そのような検出
可能な沈黙時間は対話者の一方が聞いているときに、あ
るいは話者のワード間またはシラブル間のギャップ中に
生じ得る。ディジタル多重化は、多くの音声およびデー
タ通信が固有にバースト的な性質を有することから生じ
る可変の帯域幅要求に順応するのに特に適している。従
って、音声およびデータの統合はディジタル多重化のか
なりの経済性と増大する種々のサービスとによって拍車
をかけられている。

ディジタル通信網またはシステムは、この通信網または
システムが通常の装置および設備を通じて音声およびデ
ータ通信を伝送する能力を有する場合には、「総合」、
あるいは「総合サービス」を提供するといわれる。総合
通信システムの特質は制御のために通信網の種々の点に
おいてインテリジェント・プロセッサを使用することで
ある。

制御は通信網全体の制御が複数の地理的位置、すなわち
それぞれが通信網それ自体を通じて遠方の位置から提供
される局部情報または情報を使用する地理的位置、から
生じる場合に、分配または分散される。かくして、分配
された制御網におけるインテリジェンスはサービスを受
ける地理的区域全体に分散される。特に、局部プロセッ
サによって行なわれる必要のあるスイッチングの決定は
局部プマセツサがただちに利用できる情報により行なう
ことができる。大規模な通信システムにおいては、分配
された制御は局部トラヒックのルート選択に必要なイン
テリジェンスがそばにあるので、一般に効率を高める。

また、分配された制御は遠方の制御位置が働かない場合
に自己制御されているシステムの局部は動作可能状態に
あるから、生き残り性を高める。

伝送帯域幅に対する要求がどんどん増大しているため、
将来、より高いビットレースが通信リンクに使用される
ことは自明である。既に数百万マイルが設置されている
ベルシステムのＴ１キャリヤでは通信リンクは毎秒ｔ５
４４メガピッＦｔｒ：ｍ送する。かなり高いビットレー
トのリンクが現在の技術によってさえ実現できる。高速
度通信リンクによる総合サービスの提供は通信網を通じ
ての情報の伝送を制御する新しい方法、壬辰きおよびプ
ロトコルを特徴とする特に、ルーチング（ルート選択）
および管理、すなわち、「オーバヘッド」のためにシス
テムによって要求される追加の帯域幅は最小限にすべき
であるが、環境の変化に順応するように通信網内に合理
的な融通性を持たせるべきである。総合スイッチング装
置はＴル−トおよびそれより高いビットレートで情報を
伝送し、ルート選定し、最優のチャネル利用ができるよ
うにすべきである。

通信システムの計画者、特に遠距離通信システムの計画
者は高速度リンクによる総合サービスを行なう、かつオ
ーバヘッドの少ない、大いに制御　　　□が分散されて
いる、現存の伝送プラント（設備）を効率良く使用する
、ならびに低価格、モジュール構成、保守が容易、安全
性およびブライパシーの向上等の他の特徴を有する新し
い通信網の構成（アーキテクチャ）および手続きを追求
している。

もしそのようなシステムが利用できたならば、通信技術
の分野にかなりの進歩をもたらすであろう。

発明の目的 従って、本発明の目的は現存の技術の欠点を除失し、か
つ通信システムの分野に新しい重大な寄与を行なうこと
である。

本発明の他の目的は完全に統合された音声およびデータ
サービスを有する通信システムを提供することである。

本発明の他の目的はＴ１またはそれ以上のピットレート
を有する高速度通信リンクを使用する通信システムを提
供することである。

本発明の他の目的は大いに分散された制御および装置を
有する通信システムを提供することである。

本発明の他の目的は制御機能が伝送網を介して完全に管
理され、制御能力の再割当てが伝送網を介して融通性を
もってかつ使用者サービスの事実上の中断なしに、完全
に達成でき、しかも制御プロセッサが故障の場合にこの
故障したプロセッサの責任を１つまたはそれ以上の生き
残った制御プロセッサに再割当てすることができる通信
システムを提供することである。

本発明の他の目的は銅線工場（プラント）の現存する電
話網を効率良く使用する総合通信システムを提供するこ
とである。

本発明の他の目的は最小限のルート選定および管理オー
バヘッドを必要とし、かつ環境の変化に順応するように
網に適当な融通性を与える通信システム内の情報伝送の
方法を提供することである。

本発明の他の目的は低価格のモジュール（構成素子を特
徴とし、かつ超大規模集積（超ＬＳＩ）技術で実現する
のに十分に適した非常に冗長な回路を備えた総合通信シ
ステムを提供することである。

本発明の他の目的は恐らく過負荷状態にある場合を除き
、加入者が認知し得る歪みまたは遅延なしに音声通信を
伝送する能力を有する総合通信システムを提供すること
である。

本発明の他の目的は各スイッチングの節円に帯域幅をダ
イナミックに割当てる能力を有し、すなわち現在通信チ
ャネル内に有し、それによってシステム全体の帯域幅の
利用状態を最大にする通信システムを提供することであ
る。

本発明の他の目的は非常に効率の良い態様でバースト的
情報、すなわち、可変長のディジタルメツセージを処理
する能力を有する通信システム内の情報伝送の方法を提
供することである。

本発明の他の目的は通信システムにおいて使用でき、比
較的小形で安価であり、地理的に大いに分散でき、所望
ならばそばにあるいは加入者の建物に位置付けできるリ
ンクスイッチを提供することである。

本発明の他の目的は通信システムにおいて使用でき、シ
ステムの高い集中点に位置付けすることができる高速度
高容鼠スイッチであるハブスイッチを提供することであ
る。

本発明の目的は通信システムのリンクスイッチにあるい
はハブスイッチに１つの構成素子とじてまたは複数の構
成素子として実施できる高速度スイッチングプルセッサ
を提供することである。

本発明の他の目的は通信システムの若干の実施例におい
てリンクスイッチあるいはハブスイッチの構成素子とし
て使用できる高速度待ち行列（キュー）シーケンサを提
供することである。

本発明の他の目的は基点（オリジン）ボートから目的地
ビートまでのディジタル通信を提供スる能力を有し、雑
音の干渉を実質的に減少させ、保守の容易さを向上させ
、安全性およびプライバシーを高めた通信システムを提
供することである。

本発明の他の目的はディジタル化音声を含むバーストに
対するボートで受信した伝送レートが通信リンクを通じ
てのバースト伝送レートにほぼ等しく、従ってリンクス
イッチ内の音声バーストの速度バッファ手段が必要でな
い総合通信システムを提供することである。

本発明の他の目的は高度の制御インテリジェンスを有す
るリンクスイッチに対するインテリジェント・ボート回
路を提供することであり、このボ−ト回路が遠方に位置
付けされているときに通信システムの分配された制御の
特徴が顕著になる。

本発明の他の目的は呼あるいはメツセージの伝搬客殿が
、所望ならば、ハブスイッチレベルで、リンクスイッチ
レベルで、および末端使用者機器レベルでさえ存在する
ように、加入者の近傍に、加入者の建物に、あるいは末
端使用者の機器内に位置付けすることができるリンクス
イッチに対するボート回路を提供することである。

本発明の他の目的はループバックテスト能力を有するリ
ンクスイッチに対するボート回路を提供することであり
、バーストスイッチングシステムのｆδ構成素子ボート
回路それ自身の構成素子を含み、動作可能性について遠
方で監視できるようにしている。

本発明の他の目的は電話通信システムにおける呼セット
アツプおよびテークダウン方法を提供することである。

本発明の他の目的は事実上使用者サービスの中断なしに
制御能力を段階的に追加または減少することができる通
信システムに対・する大いに分散された制御構成（アー
キテクチャ）を提供することである。

問題点を解決するための手段 本発明によれば、リンク通信リンクで受信したディジタ
ルコード化情報のバーストをバーストのヘッダのアドレ
ス情報によって指示されたリンク通信リンクにスイッチ
ングするための時分割多重（ＴＤＭ）スイッチング装置
、すなわちハブスイッ；・５！「−。

チーブが提供される。このスイッチング装置は讃−数の
スイッチングユニットを含む。各スイッチングユニット
は一組の時分割多重リンクチャネルのフレームでディジ
タルコード化情報を受信し、送信するための関連するリ
ンク通信リンクに接続されてし）る。複数のスイッチン
グユニットは閉リングに配置されており、ハブパス手段
が各スイッチングユニットをリングの後続のスイッチン
グユニットに接続し、一組の時分割多重ハブチャネルの
フレームでディジタルコード化情報を送信するようにし
ている。

各スイッチングユニットはディジタルコード化情報のバ
イトを記憶するためのハブ記憶手段を有する。ハブ循環
手段が各スイッチングユニットのハフ記憶手段のバイト
を後続のスイッチングユニットのハブ記憶手段に、各ハ
ブチャネルのチャネル時間に等しいリング循環周期でス
イッチングユニットの閉リングのまわりに完全に１バイ
トを伝搬させるようなレートで、転送する。各ハブ記憶
手段から後続のスイッチングユニットのハブ記憶手段に
バイトを転送することはリング循環周期のチック周期中
に生じる。

各スイッチングユニットは関連するリンク通信　　　□
リンクで受信したディジタルコード化情報のバー　　　
□ストのバイトを後続のスイッチングユニットのハブ記
憶手段に転送するためのハブ・ローディング手段を含む
。この転送はバーストのヘッダのアト　　　□レス情報
によって決定されるリング循環周期の特定のチック周期
中に生じる。各スイッチングユニットはまた、そのハブ
記憶手段のバイトを関連するリンク通信リンクで伝送す
るためにハブ記憶手段から転送するためのハブ・アンロ
ーディング手　　　□段を含む。このバイトがスイッチ
ングユニットお　　　□よび関連する組のリンクチャネ
ルを指示するアト　　　：レス情報をヘッダに有するバ
ーストのバイトであるときに、このバイトはリング循環
周期のチック周期中にハブ記憶手段から転送される。

実施列 以下添付図面を参照して本発明の実施例について詳細に
説明する。

バーストスイツをングはディンタル化された音声（ボイ
ス）およびデータを完全に統合された。西様でスインを
ングするための＃ｒ現な方法および装置を使用する。バ
ーストの定義から明らかなように、任意形式のディジタ
ル通信がバーストスイッチングによって処理できる。バ
ーストスイッチングシステムは代′＆旧には大巾に分散
された小型スイッチ、分配された劃−（コントロール）
、および同上された帯域幅効率を特徴としている。

第１図はパーストスイッチングシステム１００の好まし
い一実施例を示す。このシステム１００は高容賃ハブス
イツ＋１０２および疲故のリンクスインｆ１０４を含む
。リンクスインｆ１０４は代表旧には例えは３２または
それ以−ドのボートを取υ扱う（ｆ−ビスする）小型ス
イッチング素子である。Ｔ１スパンは２４ｔヤネノνで
あるので２４ボートが好ましい奴である。これらスイッ
チは時分割多這通信リンク１０６、例えはＴ１スパンに
よって互いに結合されている。４１ａの末端使用者、Ｂ
６１ｏａがライン１）０を介してライン回路（図示せず
）と結合されてもよい。これらライン回路はリンクスイ
ッチ１０４の構成要素であるボートと結合される。リン
クスイッチのボートは使用者、Ｉｔｌｌｌ岬ブロセッナ
、あるいは他の別個の通信システムがシステム１００に
アクセスする手段を提供する。ボートインターフェース
回路がそのような関用者、１ｌｉｌｌ呻プロセンナ、あ
るいは他の通信システムとの４当なインターフェースを
提供する。末ＪＬｅ用者ｄ！とインターフェースすると
きには、ボートインターフェース回路は、本明細薔では
、ライン回路と表示される。他の通信システムとインタ
ーフェース丁Σときには、ボートインターフェース回路
は、本明細優では、トランク回路と表示される。制御プ
ロセンチとインターフェースするときには、または総称
的にいうときには、本明細慢では「ボートインターフェ
ース回路」または「ボート回路」という用語が便用され
る。

本明細齋においては、Ｔキャリヤは音声またはスピーチ
および他の信号をバルヌ符号変、Ａ（ＰＯＭ）および時
分割多ｉ（ＴＤＭ）技術を使用してディジタル形式で搬
送するように設計された一階層（へイアラーキ）のゲイ
ジタル伝送システムからなる。Ｔ１キャリヤは２４のＰ
ＯＭスピスピーチチャネルする。各信号は毎秒ａ、ｏｏ
ｏ回ナンプルされる。各サンプルは８ビツトコードによ
って表わされる。各フレームは２４のスピーチチャネル
のそれぞれに対するサンプルとフレームの終りに１ビツ
トのフレーム同期ビットを有する１９３ビツトである。

Ｔ１ラインレートは毎秒１５４４メガビツトである。Ｔ
２キャリヤは６．３）２メガビツトのラインレートを有
し、９６のＰＯＭ音声チャネルまたは等唾物を搬送する
。Ｔキャリヤのこれら定義は単に例示として示すだけで
ある。従って、これら定義は本発明の動庁あるいは説明
には臨界同なものではない。

リンクスイッチはリンク！洋Ｋｇ成してもよい。

１つのリンク群内の任意のリンクスイッチがハブスイッ
チを通過する通信なしに同じリンク群内の任意の池のリ
ンクスイッチと通信する組方を有する。第１図において
、Ａ、Ｂ、Ｏ，およびＤと指示された４つのリンク群が
図示されている。リンクスイッチ１０３とリンクライン
：ｒ１）．２１）２１の任意の通信は必ずハブスイッチ
１０２を通過しなけれはならない。従って、リンクスイ
ッチ１０３とリンクスイン力１）２は異なるリンク群に
ある、丁なわちリンクｄＡおよびＤにそれぞれある。ハ
ブスイッチ１０２は別１固のリンク群を相ヱ接続する。

小形のバーストスイノをングシステムはハブスイッチを
必要としないであろう。例えば、リンク群Ａはハブスイ
ッチ１０２なしで完全なシステムとしてｄＲＱし得る。

これに対し、大形のバーストスイッチングシステムまた
は高い残存性の要件を有するシステムは１つ以上のハブ
スイッチを必要とするであろう。

システム１００としては星形、リング形、トリー（木）
形形態およびこれらの組合せのような種々の曲の形態が
あシ、各形態は特定の適用例の要件に依存して多かれ少
なかれ関連するある利点および欠点を有する。第１図に
示すようなシステム１００は淡記する理由のためにパー
ストスイン力の好ましい一実施例である。

システム１００は代−＆市には９　Ｂ、　ＯＯＯライン
およびトランクをサービスするためのｄ量を有する今日
の中央局または溝内交換憬（ＰＢＸ）に対し６する。バ
ーストスイッチングにおいて、スイッチング磯乳は分散
されている、丁なわち、使用者の近くにもたらされてい
る。リンクスイッチは小形であシ、従ってこれらリンク
スイッチは使用者の近傍または会社に分数することがで
きる。伏設的なリンクスイッチは居住区域の小形分配変
圧６に非常によく似たボールに取付けても、あるいは商
用ビルの便所（ｆ＄Ｊ入れ）の壜に取付けてもよい。

第１図に示されたスイッチング愼叱の大巾な分散ハパー
ストスインテングの目的を４足する。磁話産業は外部の
鋼工場（プラント）に大規模な投資をしている。この外
部の工場はスイッチングおよび端末設備に匹敵する湛要
な価値を有している。

パーストスイッチングはこの工場の用途を新しいチービ
スにまで拡大し、確立されているチービスの幼率を同上
することによってこの工場の有用さを拡張する。

延金チービスディジタル網（ＩＳＤＮ）は１つの宜しい
サービス頭載である。このｉ４は加入者懺滲またはメ１
末において２８８．０００ビット／秒の帯域１嘔を要求
下るかも知れない。恐らく畝ぼヤード―れたリンクスイ
ッチに至る短がいループの万が中央間に主る１乃至６マ
イルの長い２線対よシも良好にこの帯域幅を維持するこ
とができる。

バーストスイノをングは現存する工・易にスイッチング
の大部分を移動させることによってこの工場から新しい
サービスおよび帯域１扁を引き田丁ことができるものと
予期されている。圃面の効果として、平均ループ長が非
常に短かくなってインピーダンスの変化が非常に少なく
なり、へイブリッド回路憫においてよシーＪ−良好な妥
協を見つけることができるようになる。バーストネット
ワークを通じて若干の遅延があるかも知れないが、パー
ストスイッチングはエコー抑圧装置を必要としない。

堺しいＱＩ５間あるいはビルに設置する場合に、または
設備を５Ｆ、換する場合に、バーストスインカループを
設置するのに必要な鋼の童は共形的なスイッチを設置す
るのに必要な鋼の童よシも大巾に少ない。ジー・ティー
・イー・ラボラトリーズによって行なわれた最近の用途
研究によれは、約２０００回線の地方区域に設置したパ
ーストスイン力は現在の渠甲式設備が必要とした外部工
場の僅か１５％しか必要としなかったということを示し
ている。

パーストスイッチングにおいては、データキャラクタは
ディジタル音声キャラクタと同じ態様で、同じ回路によ
りスイッチされる。同様に、狂態形式のディジタル化さ
れたアナログ信号、飼えばイメージバクットはバースト
スイノをング７ステムによって完全に統合された態様で
１６４される。光盆に統合されたスインｔは短期間のお
よび長期間のトラヒグクミックスの変化に良好に頭に５
する。

万一、将来において音声に対するデータの割合が増大し
ても、バーストスイッチはデータを音声と同じ態様でス
イッチするので、再構成することなしにそれに順応する
。バーストスイッチングは１つの特定クリにおいてはデ
ータと音声とを差別処理さえする。音声サンプルは消滅
しゃ丁い。過度の遅延は音声チンプルを無用のものにす
る。−万、データメツセージは非常に長く遅延させても
認知し得る注１ｊ目を有する、丁なわち識別することか
できる。辷れに対し、音声は冗長性を有する。従って、
若干の音声チンプルがなくなっても音声の貞を償なうこ
とがない、丁なわち音声を判別することができる。−万
、データは冗Ｓｔａを有さないのでいかなるバイトも失
なわれてはならない。

それ故、バーストスイッチングは音声チンプルをデータ
よシ高い優先度でスイッチし、コンテンションの場合に
音声バーストがリソースにおいて第１のｔヤンヌを有す
るよりにする。これは音声サンプルの損失（クリッピン
グ）を最小にする。

データキャラクタはコンテンションの場合にはバッファ
作用を受け、送達は遅延されるかも知れないが、データ
は失なわれないようにする。

バーストスインをングにおける統合の他の同においては
任意のボートがラインまたはトランクと結合でき、また
音声ラインであってもデータラインであってもよい。ボ
ート回路は相違するが、トランクはスイッチのどこＫで
も出現し得る。トランクはアカログまたはディジタルの
どちらでもよい。

バーストはディジタル化された音声（またはスピーチ）
あるいはデータメツセージを含んでいてもよい。重刷＃
ｌ畜では、ディジタル化されたスピーチ以外の通信を含
むバーストがデータ通信として処理される。「トークス
パートＪは単一シラブルの発音中に生じるような音声エ
ネルギの単一の連続放射である。通常の会話における話
者はその会話時間の６５〜４０％の間音声エネルギを発
する。バーストスイッチングは送るべきｌ′ｌｖ報が４
圧するときにのみ、丁なわち、バースト中のみ、伝送チ
ャネルのようなシステムリソースがもっばら【用される
ようにするために沈黙（またはスピーチ）の横用を行な
う。バーストの終ｒ時に、このチャネルは池のバースト
に割当てるのに４り用できる。かくして、バーストスイ
ッチングはそのリソースを、呼の全継続時間の間１つの
会話に対して１つのチャネルを専用する典型的な回線ス
イッチングの効率の２〜３倍の効率で利用することにな
る。

第２図はバーストのディジタル表示の好ましい一実施例
を示す。バースト１２０は図面にＢ、、Ｂ、、　Ｂ、、
およびＢ、と指示されｆｃ４バイトのヘッダから始まる
。このバーストスイッチングの実施例においては、およ
び木切細優においては、１バイトは８ビツトである。勿
−１この仮定は本発明に七って臨界面なものではない。

他の実施−Ｕにおいては、１バイトは１ビツト、または
４ビツト、または任意のあらかじめ定められた故のビッ
トからなるものでよい。この実施ｒｌＪにおいて８ビツ
トを選択したのはＴキャリヤチャネルの谷蓋が８ビツト
であるためと、印刷可能なキャラクタが代表円には８ビ
ツトコード、列えばＡＳＯＩＩ（アスキー）コードによ
って表わされるからである。１バイトを８ビツトと定義
した仁とによシ、用語「キャラクタ」は木切ｍ（ＩＦで
はバイトとＩｉ美曲をもって使用できる。

バースト１２０において、ヘッダはバーストのあて先の
網アドレスを含む。バーストがスインｔＫ入力すると、
ヘッダはあて元ボートに至るスイッチからの適当なリン
ク（またはボート）を選択するように解釈される。ヘッ
ダはバーストを音声、データ、または制御バーストとし
て記述する清報を含む。優で詳細に説明するように１．
１ｉｌｌ　４１ｇｌバーストはスイッチプロセッサ間で
交換されるメツセージである。ヘッダ清報は所望の鏝先
度で出力するためにおよび他の９４の目面のためにバー
ストの行列をつくるのに使用される。

ヘッダの第４番目のバイトは間違ったあて先へバースト
を発送するのを防止するヘッダカニツクサムである。デ
ータの・６合にはバーストを間違つて発送するよシもバ
ーストを打ＣｊＪ９、再伝送に頼る方がよいとみなされ
ている。音声バーストを再伝送する試みはなされていな
い。音声バーストの寿甜は非渚に短かく、音声バースト
を止しく覚込するのに１回のチャンスしかない。七のチ
ャンスを失なった場合には、そのバーストは古−「ぎて
役に立たない。

ヘッダに吠いてバースト１２０はＮ（任意の伎故）のバ
イトからなる情報部分を有する。バースト１００は１囲
にでと指示された単一のバースト饅ｒバイトで終ｒする
。あるいは後述するように１つ以上のｅ＝ｒバイトを（
支）用してもよい。バーストｄｒバイトは木切細冴では
ＦＬＡＧとも呼はれる。

か（して、各バーストごとに５つのオーバヘッドキャラ
クタが４圧する。丁なわち、４つのヘッダキャラクタと
１つの終ｆキャラクタである。

ＦＬＡＧが受信されると、受イぎ者はバーストが７芭ｆ
したことを知る。バーストは連続する伝送までのｔｆ：
ｆｆｉの庚さのものでよい。ＦＬＡＧはまた、ｔヤ羊ル
全きキャラクタとしても使用でき、従つて欠のバースト
が始まるまでＦＬＡＧが空きチャネル中に送られる。

ＦＬＡＧに対して選択されるピントの組合せはバースト
で送られるべきキャラクタ中に起シ得る。

データソースに利用できるキャラクタ・セットにいかな
る＋［ｉｊ１限もめってはならない。任意の組合せの２
遣データを送ることができな（てはならない。

データリンク・エスケープ、丁なわちＤＬＲ。

キャラクタは終ｒバイトとしてのＦＬＡＧキャラクタと
通常のデータとしてのＦＬＡＧキャラクタビットの徂合
せとを区別するのに便用される。ソースにおいて、送ら
れるべきデータ中に生じる各ＦＬＡＧまたはＤＬＥは余
分のＤＬＥに先導される。あて先において、受信された
ＤＬＲは丁てられ、とのＤＬＥに続くキャラクタがＦＬ
ＡＧまたはＤＬＲの検倉なしに受信され、それによって
キャラクタストリームをソースのキャラクタストリーム
に戻丁。ＤＬＥによって先導されない受信ＦＬＡＧはバ
ースト終了キャラクタとして解釈される。

各挿入されたＤＬＥは実際のデータを遅延させる。ＦＬ
ＡＧおよびＤＬＨはそれらが送られるべき音声サンプ／
Ｉ／またはデータ中にめったに生じないように選択され
るべきであり、ＤＬＲの挿入遅延を可屈な限シ導入しな
いようにする。音声トラヒックは峠世紀の終シまでデー
タよシ量が多いと予期されるから、これらキャラクタに
対して選択される好ましい値はアナログ音声信号の最大
の旧および貝の振幅を表わ丁コーデック（音声Ａｌ）−
ＤＡ変換器）の出力である。他の選択は最小の正および
負の値であろう。この選択はこれら最小＋ｌ［が最小パ
ックグラウンドノイズ・スレッショルド以ド（絶対値で
）である場合に時に有利である。

いずれにしても、印ｔｌｉｌｊ　ｏｒ　Ｄなキャラクタ
は恐らくデータおよびテキストの伝送中に高頻度で生じ
るから、これら印刷ｔａｒ　Ｍ１４なキャラクタを表わ
丁ビット溝成は選択されるべきではない。

第１図において、スイッチ間の通信リンク１０６は、他
のレート、例えば反Ｔ２またはそれよシ高いスパンが使
用できるけれど、Ｔ１スパンである。

バーストはこのスパンの時分割多ｘｔヤネルでスイッチ
間に送られ、バーストの後続のキャラクタはこのスパン
の後続のフレームで送１ｇされる。Ｔ１キャリヤのチャ
ネル内のキャラクタレートは毎秒ｓ、　ｏ　ｏ　ｏキャ
ラクタでｓｂ、これはコーデックのキャラクタ発生レー
トと合致する。バーストスイッチングにおいて、通信リ
ンクを通じての音声キ　　　□ヤラクタ伝送レートはス
ビーｔキャラクタンースおよび受信者に対するキャラク
タレートに合せら　　　□れる。従って、音声バースト
に対するリンクスイッチにおいては速度のバッファ手段
は必要でない。　　　□ただし、鎌述するように、コン
テンションの場合にはバッファ手段が４圧する。バース
ト出力はヘッダのルート割当てが行なわれるや否やリン
クス　　　□イツテから始まシ、従ってリンクスイッチ
を通じての遅延は２チャネル時間、例えば１０マイクロ
秒程度の極く短かい時間にし得る。

Ｔキャリヤチャネルを使用することはバーストスイッチ
ングと音声バフラトスイツチングとの重要な相違である
。バフラトスイツチングにおいては、パケットはリンク
の全帯域幅を使用して節点間に伝送され、パケットのキ
ャラクタを連続して伝送する。パケットのキャラクタは
ソース（コーデック）レートで累積され、セしてよ＃）
高いレートで伝送される。このことはよ＃）高いレート
の伝送が始まる前にパケットのキャラクタがバッファ作
用を受けなければならないということを意味する。累積
の時間は遅延を導入するから、音声パケットのサイズは
厳ｍ　Ｋ　ｆｆ１ｌｌ限される。さもないと、エコーが
重大な問題になるからである。短かいパケットはヘッダ
オーバヘッドがｉ要になるということを意味する。例え
ば、音声パケットは８０００キャラクタ／秒の発生レー
トで８ナンプル、またｆＪ、１ミ！ｊ秒分のデータに１
ｌｔｌＩ限されると仮定する。

ヘッダオーバヘッドが５キヤラクタ／パケツトであるな
らば、１６キヤラクタが８つの音声チンプルをあて先に
送るために伝送されなければならず、帝城襦効率は弓−
または６２％となる。３つのへラダキャラクタのみが必
要であるならば、音声バプント帯域１扁効率は−または
７３％になる。

これに対し、スピーカ伝送レートはバーストスイッチン
グにおいては発生レートに等しいから、伝送が始まる前
にスピーチ゛バーストをバッファする必要がない。伝送
はバーストの受信が始まった後で１キャラクタ時間程度
始ｔｂ、そして！＜−ストは任意の時間の間続く。ヘッ
ダの伝送はバースト当り１Ｌｇｌだけ必要とする。

トークスパートの平均長は匣用する沈黙検出アルゴリズ
ムに依存するが、一般には１００ミリ秒を越える。１０
０ミリ秒のバーストに対するバーストスイッチングの帯
域禰幼率は８００／８０５であシ、これは９９％を越え
る。

将来、現任普及しているレートより高い呼出しレートが
予期される。人類は゛（話をま丁ま子種々の用途ＫＩＮ
！用し続けるであろうということが経験的に予測されて
いる。−列として１０年あるいは２０年前には実際に存
在しなかったデータ通信の伝送が増大していることがあ
げられる。

他の重要な例は呼を自ｔｉＪ的に出し、そしてデータベ
ースのアクセスの期間のみ保持するトランプクション端
末、例えはクレジットカード検証端末である。この予期
されている発呼レートの増大がどのｄ度這要であるかを
決定することは現在は不ｏＴ　ｎｉである。それでもな
お、バーストスイッチングの１つの目のは増大する発呼
レート（呼率）に合致するように優美に増大し得る、か
つマルチプロセッサ中央＠Ｊ！！装置のり・罐さを呈し
ないスイッチｉｌｌ　ｌ１）４１素子のｒ４Ｊｔ（アー
キテクチャ）を決定することである。

共通制御に対する共形的な解決策は決定を行なう素子（
共通ｌｌｌ１）ｍ　）をスイッチの中心に配置し、周辺
機器からの刺激（加入者からの信号発生および監視）を
引き入れ、そしてスイッチおよび周辺機器（例えば、呼
出し信号に対して）に接続のために指令を発することで
ある。

よシ耕しいｉｌｌ　ｆｌＱｌ礪眉は・爵に遠隔ライツテ
ングユニントにおいて、ある処４−力をスレー１グロセ
ツチの形式で網周辺機器の方へ移すことである。

これらスレーブプロセッサはある低レベルの予備の処理
を行なうことができるが、最終の決定を行なうのは通例
、中央制御点に残っている。

バーストスイッチングのＳ失策はこの分舷傾同をその限
界まで拡大する。呼確立および待機実行ｆｋ＊４はリン
クまたはへブライツテのボートに関連したプログラマブ
ルプロセッサに配置される。バースト網のボートの奴が
増加すると、ｌｆｆ１３ｇ４プロセンナの数が非盾に自
然な態様で増加する。処理能力の増大はプロセッサをマ
ルテプロセツナバスに追加することによって必然的に生
じる複鑵さおよび故障時間なしに望きボートにプロセッ
サを加えることによって達成できる。バーストスイッチ
ングシステムにおいては、同時に伝搬され得るバースト
の数はシステムのボート１０セツナの数およびチャネル
の故によってのみ制限される。ポートプロセツナは後で
詳細に説明するボート回路のブロセツｆ構成素子である
。

メツセージＦｉ制岬プロセツナ間で交換される。

例えば、発呼者プロセッサと被呼者プロセッサ間のメツ
セージの交換は正規の呼を設定Ｔること乙必要とする。

このメツセージトラヒックは通常の方法でバーストとし
て搬送され、従って、メツセージトラヒックは直装では
ないけれど、網によって搬送された竺トラヒックに加え
られる。それぞれが音声エネルギを３５％の時間にわた
って発王する２つのパーティ間の３分の呼は６万の音声
チンプルを発生させる。呼を設定し、放出する必要があ
る＄制御メツセージの交換は１００以ドのキャラクタを
必要とし、僅かに負荷のＱ、０１％にすぎない。

外部メツセージのｙ、懐は必ずしも必要としない。

１つのリンクスイッチでのボート−ボート呼は外部のｆ
ｔｆｌｌ　Ｈメツセージトラヒックを必要とすることな
しに、リンクスイッチ内で゛光斂に４豆できる。

リンクスイッチの分散されたプロセッサは、たとえ堪故
によってバースト＠領域が網のべ部と通信することがで
きなくても、網内の連続し九＠　ｌ’ｌｉを０丁症にす
る。

バーストスイッチングシステムにおいて決定を行なう制
御が周辺愼４に移されたけれど、ある半果中チービスブ
ロセンｆ機能は残る。褥に、ディレクトＪ番号および装
置ｉｔ番号間の変美（ダイアルされた番号−バーストス
イノテアドレス）Ｆｉバーストに４全１４に分散された
いくつかのデータベース探索（ルックアップ）マシーン
によって実行される。曲の同様の＠機１４目は呼の終了
時に伝票分発行するためのｆ用情報の記録である。講述
するように、これらｇ浬プロセスは呼ブロセツナあるい
はｇ４１０セツナにおいて実行できる。これらｔ’ｌｌ
　ｖＡ）プロセッサのいずれがシステムの望きボートと
結合されてもよい。

制置を分散したことによる利点は、プロセッサの過負筒
状■が除云されるということ、ボートが増えるＫつれ賜
理吐力が自然Ｋかつｄ易に増えること、および中央また
は七の也のプロセンナが故障してもバーストスイッチン
グ網がためにならないということである。

第５図はリンクスイツｆ１３２の好ましい一実施例のブ
ロック図を示す。リンクスイツｆ″１３２は第１図に示
すようにシステム１００のノンクスイツｆ１３０と１３
４との間に結合される。このような構成において、リン
クスイノｔ１３２は次に示す４つの形式の通過するバー
ストを処理する。

第１はリンク−リンクまたは通＋（４？ラヒツク、丁な
わち、入リンクからリンクスイノｆ１３２を通って一リ
ンクに至るバーストであり、第２はリンク−ボートまた
は着信トラヒック、丁なわち、入リンクに到来し、そし
てリンクスイッチ１３２に対してローカルなボートに漕
信するバーストであり、第３はボート−リンクまたは発
信トラヒック、丁なわち、リンクスイツｆ″１５２に対
してローカルなボートから発信し、出リンクから出て行
くバーストであシ、第４はボート−ボートまたはリンク
内スイツテトラヒンク、すなわち、リンクスイッチ１３
２に対してローカルなボートから発語し、ローカルなボ
ートに１信するバーストである。第３人図に示す破線の
矢印Ｖｉリンクスイッチを作る上記４つの通過形式のバ
ーストを例示する。これら４つの通過形式は第１０図に
も示されている。

第３図において、リンクスイッチ１３２は次の６つの高
速プロセッサと結合された中央メモリ到来する通信を処
理するリンク大力プロセッサ（ＬＩＰ）１６１であり、
第２はリンクスイッチ１３０へ出て行く通イぎを１６４
するす／り出力プロセラｆ（ＬＯＰ）１６２であり、第
Ｓはリンクスイッチ１３４から到来する通信を処理する
ＬＩＰ１６４であシ、第４はリンクスイツｔ１６４へ出
　　　□て行く通信を処理するＬＯＰ１６６であシ、第
５は２４のポート回路１７８から到来する通信を処理す
るポート入カブロセツナ（ＰＩＦ）１６Ｂであシ、第６
は２４のボート回Ｎｒ１７８へ出て行く通信を処理する
ボート出力プロセラｆ（ＰＯＰ）１７０である。これら
各プロセラｆはキャラクタおよびバンファを処理するよ
うになっている持株　　　：スインテングプロセッサで
おる。鎌で＃Ｖ−細に説明　　　：するように、僅かに
相違するソフトウェアまたはファームクエアを備えた同
じ高速プロセッサが６つのリンクースイツｔブロセノｆ
磯馳を膚足するように構成できる。高速直接アクセスメ
モリを有する中天メモリ１６０はメモリアービッタ１７
２と結合されており、従つ１リンクスイツｆ″１３２０
１つのプロセッサのみが１回にアクセスできることにな
る。メモリ１６０ｉｊ、ｄ々のプロセンナ間の通信の鴫
−の手段である。

［ボートコという用語はボート回路１７８を含まない。

ボート回路１７８はリンクスイッチ１３２に隣接して′
ｖＪ４丙に位置付けしても、あるいはｄ用者の一部また
は未順便用６の潰盛内にのように遠方に位置付けしても
よい。ボート回路１７８は、リンクスイッチ１６２が末
端便用者機器と結合されるときには、ライン回路であり
、またリンクスイッチ１６２が池の通信７ステムと結合
されるときにはトランク回路である。リンクスイッチ１
５２のボート回路はまた、制御の１四のため、列えは呼
設定のために、呼プロセンナまたｔｉａ理ブロセツチと
結合してもよい。かくして、９ンクスイツテのボートは
、本明細書で使用されるときには、外部回路または装置
と結合するためのリンクスイッチ内の＋設をいうが、こ
の外部回路または装置はボートの一部ではない。

メモリ１６０の大部分けｄ１Ｂリンクまたはボートのア
クティブチャネルに割当てることができるダイナミック
バッファに分割される。キャラクタは人力チャネルに対
するバーストに割当てられたダイナミックバッファの入
力に記憶され、出力に対するキャラクタは出力チャネル
に割当てられたバッファからｄ）４Ｒられる。

ダイナミックバッファはリングまたは循環バク７アとし
て使用され、従ってバッファの４１０記１．１ｉ！位置
は第１の記憶位置に相当する。同時の入力および出力が
生じるｃｉｒ　、４Ｑ　ａがあシ、キャラクタが入力と
して記はされた鏝の故キャラクタｃ呼間のみこのキャラ
クタが出力として読出される。故キャラクタのみが大力
されているときと同じレートで出力されているバースト
のバッファに存在する。

バッファ記憶位置はラクンド・ロビン１磨様で１用され
、出力が入力を俣キャラクタ遅れて退いかける。

通１イの場合はパン７ア中に故キャラクタのみを有する
同時入力および出力であるけれど、ダイナミックバッフ
ァ技術によシ単一のバッファの記憶空間よシ多くの記は
空間が必壺なときに複数のバッファを一緒にチェイニン
グ（連鎖）することが拝易に行なえる。各バッファが４
鎖の次のバッファのアドレスを呆待するときに連鎖のバ
ッファが形成される。この連鎖４遣は、例えは１データ
バーストがコンテンションのために出力から一時的に阻
止され、出力が始まるまでバーストのキャラクタが１つ
以上のバッファの連鎖にバッファされているときに、使
用できる。

出力の準備ができたバーストは適当な出力通信リンクま
たはボートと関連したキューに配置される。これらキュ
ーはメモリ１６０に保持される。

キューエントリは２部分のデータを含む。すなわち、キ
ューの第１のバーストの第１のバッファのアドレスとキ
ューの最後のバーストの第１のバッファのアドレスであ
る。キューは利用Ｏｒ禰な出力チャネルへの割当てを待
つバーストに対する基準を含む。

各出力リンクと関連する３つのキューが存在する。丁な
わち、高差先度、正規の一先度、および低優先度のキュ
ーである。劇備バーストは誦優先度キューの列に加わる
。何故ならば、制御バーストをスイッチ網を介して急送
することが望ましいからと、制御バーストは代表的には
１０−ｉたは２０のバイトのみからな夛、従ってチャネ
ルを短時間占有するだけであるからである。音声バース
トは正規の優先度で処理され、データバーストは低優先
度で処理される。音声チングルは遅延が大きいと役に立
たなくなるので、音声はデータよりも優先される。デー
タバーストはバッファおよび遅延がＯｒ岨であシ、許容
注浦限界内に保持することができる。

出力リンクチャネル処理においては、空きチャネルに出
会ったときにはいつでもリンクキニーが検査される。こ
れらキューの少なくとも１つにバーストが存在する場合
には、最＋％ｄ先度のバーストカッのキューから移送さ
れ、そのチャネルに割当てられ、バーストの第１のキャ
ラクタ（またはバイト）が伝送される。１つのパース）
２＞ｆｆｆｌ力リ出力の列に加わった唯一のバーストで
あるときにこのバーストが出力リンクキューに配される
場合を考えてみる。バーストが列に加わった後で生じる
第１の空きチャネルはその伝送を引き受け、従ってチャ
ネル間の遅延を最小にする。一般には、伝送チャネルは
受１ぎのチャネルとは相違する。

リンクスイッチ１６２０６つのプロセッサはメモリ１６
０へのアクセスを競争する。プロセッサがキューにバー
ストを配置しているときに、例えば、メモリが１由のプ
ロセンナによって使用できるようになる日りに割込みな
しに１つ以上のメモリアクセスが要求できる。そうでな
い場合には、バーストに対するキューの基準が不完全に
なる。リンクスイクｆ１３２を通る丁べての通信はメモ
リ１６０を通らなければならないから、リンクスイッチ
１３２の速度はメモリ１６０の速度に欧存する。これら
理由のために、メモリ１６０はメモリアービッタ１７２
のｒａｉｌ　ｕドにある。

メモリ調停手段（メモリアービッタ）はこの技術分野で
は知られている。第６Ｂ図は従来技術の並列優先度Ｓ決
回路４５０を示す。この回路４５０は１９８６年にアカ
デミツク・プレスよυ発ｒテされたワイ・バキー／ｌｚ
　（Ｙ、Ｐａｋｉｒ）　ＩＩの「マルチプロセッサ・シ
ステム」の９１頁よシ引用したもので、適当な変更を行
なうことにより第６図のアービツタ１７２ＫＡするもの
となろう。複数のプロセンナからメモリアクセスの要求
が出ているときには、Ｊ＆高の優先度の要求が回路４５
０によって最初にサービスを受ける。優先度は要求のカ
テゴリおよび４間によって決定され、より高いランクの
カテゴリ内の要求が第１にサービスを受け、同じカテゴ
リ内の硬水は・Ｉｉ番侍合せの基準でサービスを受ける
。１つの要求だけが出ている場合には・直ちにサービス
を受ける。１９８４年にパン・ノストランド・リインホ
ールド・カンパニー・インコーホレイテッドよシ発行さ
れたアーサー・エラ六・チイドマンおよびイワン・フロ
アーズ編果による「ザ・パンドブツク・オブ・コンピュ
ーターズ・アンド・コンピユーテイング」の第２２７貞
〜第２６２頁、ならびに第２３２頁に引用された参考文
献も参照されたい。

メモリ１６０は読出しおよび１ｆ込みパルスを発生する
タイミングコントロール、およびランダム・アクセス・
メモリ（ＲＡＭ）を含む。バッファアドレスおよびキャ
ラクタインデックス（これらはスイツテングプ゛ロセッ
チによってキャラクタメモリパスを介して送られる）は
独自のキャラクタのアドレスを形成するように連結され
る。

バーストは入力リンクから出力リンクへリンクスイッチ
を通って次の段階を経て進む。

ｔ　人通信 ＋１）　　バーストの最初のバイトが割当てられていな
いリンク入力チャネルがら受信される。このバイトはメ
モリのバッファに記憶される。

ｌｂ）　　ｉ＆初のバイトがルート割当てに対する十分
な清報を含む場合には、上記バッファは適当なリンク出
力キューに配置される。

ｔｅ）２ｔｉ目のバイトが受信され、記憶される。

バーストが最初のバイトでルート割当てされず、かつ２
４目のバイトがルート割当てに対する十分な情報を含む
場合には、そのバッファが適当なリンク出力キューに配
置される。

（ｄ）５番目のバイトが受信され、記憶される。

バーストがまだルート割当てされていない場合には、同
じリンクスイン力の１つのボートに予定される。３番目
のバイトはこのローカルボートを識別する。

（ｅ）４番目のバイトが受信され、記憶され、そしてヘ
ッダ・チエツクサムが、１′ｉｘされる。

（ｆ）　　上記ｔエノクチムが不良である場合には、バ
ーストの受信は打切られ、そしてバースト柊ｒバイ）Ｆ
ＬＡＧの前の浸硫のバイトが放棄される。

ｔｇ）　　チェックサムが良好である場合には、受信し
たバイトはバースト終ｒバイ）ＦＬＡＧが受信されるま
でバッファに記憶される。

ｌａ）　　チャネルのふくそう＃′ｉ、出力リンクの空
きチャネルよシも多くのバーストがリンクの出力キュー
に存在するときに生じる。システムはチャネルのふくそ
うがめったにしか起きないように工学−に設計されるべ
きである。

（ｂ）　　バーストが仝き出力六ヤネノνの割当てを待
つ間、入力はバッファにｄｌつている。

ｉｃ）　　音声：２ミリ秒分の背戸チンブルが累積され
、かつ出力が開始されなかった場合には、累積されたキ
ャラクタの若干または全部が放棄される。

これはクリッピングと呼はれる。スレッショルド１直は
ｉ［変である。

ｆｄ）　　データ：データキャラクタを累、漬するバッ
ファが一年である場合には、池のバッファが取得され、
第１のバーストにリンク結合される。データはその伝送
が遅延されるかも知れないが、カヤネルのふくそうによ
っては放棄されない。

五　出通信 （ａ）　　９きリンク出力チャネルが生じると、出力プ
ロセッサはＪ４高優先度の空でないキューから第１のバ
ーストを移動し、このバーストの第１のバイトを出力す
る。

（ｂ）　　その浸谷引続（六ヤネル１辱間において、バ
ーストの次の（引続く）バイトが同じ出力カヤネルで出
力される。入力および出力は同時１ｃｍ行する。

ｉｃ）　　Ｆ　Ｌ　Ａ　Ｇがパン７アから取り出される
と、上記カヤネルで込られ、バッファにフリー・リスト
に戻り、カヤネルは空きに戻る。このチャネルは、仲、
池のバーストの伝送のために便用できる。

へブスイツテはパーストスイノ六ング網における高東中
点で使用される鳩速尚ｄ量バーストヌイツテである。へ
プスイツテのモな眠能はリンク群間に通信を伝送するこ
とである。第４図はリンク群Ａ、Ｂ、Ｏ１およびＤと結
合するための手段を有するシステム１００のへプスイン
尤１０２を示す。図面に８Ｕとしてそれぞれ示された４
つのスイッチングユニットは２つのハブ１８０および１
８２のまわシにリングに接伏されている。ハブ１８０は
１つの方向に少なくとも１バイトの並列伝送をｃＩｒ　
ｊ４ｅにし、ハブ１８２は反対の方間に同じ値列各量を
有する。

第４図の実施例において、各へプヌイノテングユニット
は２つのリンク群と結合されている。

５Ｕ１８４は通信リンク１８８を介してリンク群Ａのリ
ンクスインｆ″１９２と結合される。８Ｕ１８４はまた
、通信９ンク１８６を介してリンク群Ｂのリンクスイッ
チ１９０と結合される。との構成の利点はシステム１０
０の各リンク群が２つのスインをングユ二ノトと結合さ
れるということである。１つのスイッチングユニットが
故障した場合に、そのリンク群は四方のスイッチングユ
ニットを介しての別の通信ルートがあるために隔絶され
ない。

第５図はへブスイツテ１０２の８Ｕ１８４のブロック図
を示す。第４図に示すように、８Ｕ１８４はリンク群ム
のジンクスイッチ１９２およびリンク＃Ｂのリンクスイ
ンｆ１９０と結合される。第５図において、通信リンク
１８８は入力ライン１９Ｂ（へプスイツテ１０２に対す
る）および出力ライン２００として図示されてお夛、通
信リンク１８６は入ｎライン１９４および出力ライン１
９６として図示されている。

８Ｕ１８４のｆ４造はリノクスイツｆ１３２の溝層と若
干類似している。中央メモリ２０２はこの実施り１ｊで
は次の通りの８つの高速プロセッサと結合されている。

第１はジンクスイッチ１９０から到来する通信を処理す
るリンク入力プロセンナ（ＬＩＰ）２０４であシ、第２
４ｄリンクスイツチ１９０に出力する通信を処理するリ
ンク出力プロセラｆ（ＬＯＰ）２０６であシ、第３はリ
ンクスインｆ１９２から到来する通信を処理するＬＩＰ
２０８であう、第４はリンクスインｔ１９２に出力する
通信を６列するＬＯＰ２１０であシ、第５はへブスイン
テング素子（Ｈ８ｋ）２２０からメモリ２０２に到来す
る通信を処理するへブ入カブＣ７センナ（ＨＩＰ）２１
２でちゃ、第６はメモリ２０２からＨ８Ｅ２２０へ出力
する通偏を＠埋するハブ出力プロセッサ（ＨＯＰ）２１
４であり、第７はｋＩ　８　Ｅ　２２２からメモリ２０
２に入力する通信を処理するＨＩＰ２１６であシ、そし
て第８はメモリ２０２からＨ８Ｅ２２２へ出力する通信
を処理するＨＯＰ２１８である。へブスイツテング累子
の王な機能は通信をハブにおよびへプから伝送すること
である。第５図に示すように、Ｈ８Ｅ２２０は一万の方
間に伝送するサービスをハブ１８２に提供し、Ｈ８ｎ２
２２は反対の方間に伝ｆｓ′ｆるチービスをハブ１８０
に提供する。メモリ２０２は１つのプロセンナだけが任
意の４定の時間にアクセスすることができるようにメモ
リアービッタ２２４と結合される。第５図において、破
線Ａ−ムの右側に対する８Ｕ１８４の４遺はリンクスイ
ッチの１遣と非゛ｇに類似している、すなわち、中央メ
モリが種々の待味目【１つの旙速プロセンチと結合され
ている。ｆＩＩＰ、ＨＯＰ、およびＨ２Ｎはそれぞれフ
ァームクエアまたはノットフェア変更手段を備えたＬＩ
ＰおよびＬＯＰと同じプロセンチである。

レリえば、２５６のスイッチングユニットが第４図に示
す配置でバブリングを形成するように結合される。池の
実施例においては、さらに多くのスイッチングユニット
がバブリングに結合される。

冗ＤＣ注のためとハブスイッチ内の利用できる伝送チャ
ネルの故を２倍にするために１八ブスイノｔに例えばへ
プ１８０および１８２のように２つあるいはそれ以上の
へブリングが存在してもよい。

第５図に示すハブスイッチの実ｍ　ＩＨＪをａ照すると
、ハブ１８０および１８２ｉＪ４分割多１化される。谷
ＴＩ７レーム時間中３２のチャネルがハブに存在する。

各ハブチャネルは２５６のクロックチックに分割される
。各クロックチックはへブリングの１ワードを１つの８
Ｕから次のＳＵへ進める。ハブチャネル（２５６六ツク
）内で谷ＳＵは、バブリングに２５６のスイッチングユ
ニットが存在するので、ハブワードを任意の曲の８０へ
きることができる。かくして、各ハブチャネルにおいて
、２５６のオリジン８Ｕは２５６のハゲワードを２５６
のあて先ＳＵへ送ることができる。１八ブワードはへプ
で同時に伝送することができるビットの完全（平行）補
数である。

へプが１バイトの幅であると仮定下ると、へブリング・
クロックレートは（８０００フレーム／抄）ｘ（３２ｆ
ヤネル／フレーム）　ｘ　、（２５６テツク／チヤネル
）　−６５，５５４０００力ツク／秒である。４バイト
１鴫のへプはこのレートの７丁なわち、１４３８４．０
０　Ｏｆツク／秒のレートを必要とする。どんな１雇の
へプであっても「ビジィ」ピントと呼ばれる追加の１制
呻ビツトが存在する。

各ハブ信号ラインはたった１つの負荷、丁なわち、引続
＜Ｈ２Ｎの対応するビットの負荷、のみを有する。この
形態においては高７アＺ・アクトバス構造においてｑ丁
目上であるよりも高いレートが維持できる。

第４図に示すように、各ＳＵは代表円には遠隔のリンク
スイッチに達する２つのＴ１リンクを有する。２５６の
ＳＵを備えたハブスイッチは伏の伝送ｄ量を有する。丁
なわち、（２５６の８Ｕ）ｘ（２つのＴ１リンク／８Ｕ
）Ｘ　（２４のＴ１チャネル／リンク）ｘ　（８０００
バイト／秒／チャネル）　−９８，３０４，０００バイ
ト／秒。上記したようＫ、１バイトの１）ｇを有するへ
ブリ７グ（ぼって、各クロックチックごとに１バイトが
へプで進められる）は６５．５３６．０００力ツク／秒
のまたは等価数のバイト７秒の容量を有する。それ故、
２５６のスイッチングユニットを有するハブスインｔの
実例を保持するためには２つのバブリングが必要である
。

第５図に示されたハブスイッチ１８４は好ましい一実施
例であるが、池の実施し１）も町ｎピであシ、通信シス
テムの特殊の反注に合致させるために望まれる可拒注が
おる。

後述するように、オリジンの［８Ｋからあて先のＨ２Ｎ
へバーストを送るためには、オリジンの１）（８Ｂが送
信空きであシかつあて元のに１８Ｂが受信空きであるハ
ブチャネルを選択する必要がある。

その後バーストのｆ！４＃）が七のチャネルで送られる
。

ハブスイッチを通るバーストのｉＡ行はリンクスイッチ
を通るバーストの進行と類似している。

（ａｌ　　バーストが入力リンクから到麿し始める。

（ｂ）　　バーストのキャラクタがスイッチングユニッ
トの中央メモリにバンファされる。あて元のＨＵＢのア
ドレスがバーストのヘッダから決定される。

（ｅ）　　バーストが一万のハブまたは他方のハブで伝
送のために待ち行り１ｊ化される。

ｔｄ）　　空きチャネルがハブで選択される。

ｉｅ）　　バーストの引続くバイトが選択されたハブチ
ャネルの引続く発生でハブで伝送される。

２、　谷１）：Ｉ継のＨ８Ｆにおいて ｔａ）　　バーストのバイトはスインをングユニットの
中央メモリを通過することなしに直後■ＳＥを通ってノ
１プに沿って転送される。

３、　めて元のＨ４Ｆにおいて （ａ）　　バーストのバイトはＩｆ　Ｓ　］！ｆによっ
てハブから取り出され、バイトが到看したときにスイッ
チングユニットの中央メモリに記憶される。

（ｂ）　　ヘッダバイトは翻、訳されて適当な出力リン
クを決定する。

ｉｅ）　　バーストはＪｉ１当な出力リンクで待ち行列
化される。

（ｄｌ　　第１の空き出力リンクチャネルで出力が始ま
る。

好ｆしいバーストスイツ六ング網形態においては、各リ
ンクスイッチは任意の池のジンクスイツツＰＫ違下る少
なくとも２つの通信リンクを有する。ルート灸が類似し
ている場合にはいずれのリンクもｆ用できる。事故の場
合に他のリンクがルートを提供する。リンクスイッチと
結合された自律制御プロセンナは通信することができる
丁べてのジンクスインテ間でチービスの継続を可能にす
る。

へプスイツｆはバーストを伝鍜するためにそれぞれが受
用できる２つの載荷分割バブリングを含むことが好まし
い。バブリングが故障の場合には、池のバブリングが任
意のバーストに対して使用できる。上記したように、単
一のバブリングはピークトラヒックを処理するのに十分
な容量を有さないかも知れない。へプリング全１本が１
枚のカードにおさまる程十分圧小さくなることがＨ４Ｆ
の超ＬＳＩ化によって予期される。この場合に、）１ブ
スイツ六は各社の一万〇へプリングが常時アクティブで
あ）、径値の他方のへブリングがバンクアンプｇ’ｍで
ある２＜且の２バブリングを含んでいてもよい。

他の例は１つ以上のハブスイッチを有するバーストスイ
ッチ綱を４成し、ハブスイッチの完全な故障（ハブスイ
ッチでの２つ以上の同時故障を必要とする）によっても
スインｆ網の一部だけの通信が停止されるようにするこ
とである。この例は、敵対行為のためにおよびランダム
な回路の故障のために通信の事故が生じ得る軍用装置の
場合のような高度の生き残シ注を必要とする装置におい
て開力がある。

リンクスイッチの分故により渠千弐スイツｔの場合の修
復よシも疹偵が困難になる。バーストスイッチング網は
かなりの診断能力を有丁べきであシ、故障の場所が確認
でき、迅速に補疹行為が行なえるようにするべきである
。

パーストスイッチング網はピーク負荷時間以外に自動的
に走行する練習ルーテンおよびバンクグラクントチスト
を有丁べきである。向えば、隣接するリンクスイッチは
一定の間隔でテストメツセージを交換することができる
。規定された時間内に予期されるテストメツセージを受
信しなかったリンクスイッチは別のリンクスイッチを介
してチービスプロセッサに通報を行なう。

ｌ−Ｐ央間にル−プ°が出現しないから、９ンクスイツ
テは自動的にまたは人間操作の保全位置からの制御で、
ループおよび加入者４　ｄｉのテストを実行し、七の、
債果のレポートを戻丁ｒｉ目カを有するべきである。

第１図に示すシステムの＠遺の池に、任意数の池の実施
ｖすのバーストスイッチングシステムがある。以Ｆは曲
のシステムの４遺および実施列のクリである。これら列
は代表であって全部ではない。

パーストスイッチングシステムは複数のボートにサービ
スを提供する単一のリンクスイッチを含んでいてもよい
。バーストスイッチングシステムは単一のリンク詳にａ
数のリンクスイッチを含んでいてもよい。バーストスイ
ッチングシステムは単一のへプを有する、おるいは２つ
以上のノ＼ブを有していてもよいハブスイッチによって
待合された複数のリンク詳を有していてもよい。バース
トスイッチングシステムは１つ以上のループをそれぞれ
が有する謹奴のハブスイッチによって柑乱接岐されたｄ
ａのリンク群を富んでいてもよい。これらシステムにお
いて、各リンクスイッチは１つ以上のボートにチービス
を提供する。ボートがライン回路を介して１史用者末端
愼６と結合されてもよ（、あるいにトランクＬＯＪ路を
介して他の通信システムに達するトランクと結合されて
もよく、するいはボートが呼ブロセツナまたは情理プロ
セッサと結合されてもよい。１４１）記したように、パ
ーストスイノ六はクリえば星形、リング、トリー形寒お
よびそれらの組合せのような（１々の杉ＪＩｌ！ｌで通
信リンクによって結合される。通イぎリンクは全二這通
イｄＴキャリヤスパンであってもよい。

第１図において、リンク群Ａの史用者Ｘがリンク群Ｂの
使用４Ｙと接ｄをｄなったと仮定する。

このｉ４は単にＹのアドレスをＸが知っていることより
なるおよび七の逆よりなるので仮想（バーテユアル）ｆ
ｆｌｄと呼ばれるかも仰れない。システムのリソースは
バーストが走「す申であるときを除き使用されない。

ＸおよびＹが音声またはスビーｔボートと結合されたと
仮定すると、Ｘからシステム１００を通ってＹに達する
バーストの走行を費約するとべのＩＪ！！りである。

ｔＸの音声十英田≦斥（ポート回−各に鼠１区げけされ
た）が音声を感矧すると、この＜９１ｒＪ０ｉ話はバー
ストヘッダをＸのジンクスイッチへ出力する。ヘッダは
ＹＣ／）７ドレスを含む。

２、Ｘのリンクスイッチはヘッダから、バーストがハブ
スイッチにルート４Ｈされねばならないということを決
定する。Ｘのリンクスイッチはハブスイッチに還する通
信リンク甲の第１の目出チャネルｆ１Ａ択し、バースト
の第１のバイトを送信する。

五　ハブスイッチにより近い谷すンクスイン六が同じ＋
続きを実行し、ヘッダアドレスを翻ｆ尺し、ハブスイッ
チに違する通信リンクの第１の目出カヤネルでバースト
を送信する。

４、　ハブスイッチはバーストヘッダから、どのリンク
！洋がボートＹを言むかを決定する。ハブスイッチはハ
ブを通じてバーストをＹのリンク群に送る。

５、　　Ｙのリンク群の各ジンクスイッｆはヘッダアド
レスを翻λし、Ｙのリンクスイッチに違する通１ｇリン
クの第１の目出チャネルでバーストｅ送る。

＆　バーストを受（１ｇすると、Ｙのリンクスイッチは
ヘッダを放棄する。何故ならに、ヘッダはバーストをＹ
へ導ひくその目的を果したからである。

Ｙのジンクスイッチはバーストの１′＃報部分をＹへ送
る。

Ｚ　外部への（外回さ）チャネルを割当てた後、谷ジン
クスイッ六は１バイトづつバーストを谷リンクスイッチ
を進退させ、内部への（ビｊ向き）リンクのチャネルで
各バイトを受イごし、外回きリンクで割当てたチャネル
で各バイトを送出する。

８、　各リンクスイン力は、バーストの４ｆ＋Ｊ”バイ
トを受信したときに、Ｏｉｌにバーストに割当てられた
外回きリンクのテヤネ／Ｌ’企屏放する。このチャネル
は命、池のバーストに割当てるために便用できる。

あて先のリンクスイン力を確く各リンクスイツｆ″は第
１ｖヘンダバイトだけに基づいてそのルートの選定を行
なう。ハプスイ７ｆ−は第２（２４目ンのバイトにＹの
リンクｎ番号を見出下。Ｙのリンクスイツｔは第３（３
４目）のバイトにＹのボート番号を見出下。各リンクス
イッチはバーストを一対のキャラクタ時間だけ、これら
バーストキャラクタを一緒に通すときに、遅延させる。

バーストがＸからＹへ進むときにバーストがｇ察できた
とした場合には、中継のリンクスイツを全部にわたって
配置されかつバーストの数キャラクタを各リンクスイッ
チが床持しているバーストをｍｄすることになる。

各リンクスイッチはそれを１］分の外回きリンクのチャ
ネルに割当てる。一般に、バーストは１つの内向きリン
クのｔヤネルでリンクスイッチに到看し、異なる外回き
９ンクのチャネルで出て行く。

バーストが七のオ９Ｕンとそのあて光間でＮ　Ｉ！’！
１（Ｎは任意のｆ威）の通イぎリンクを通る場合には、
Ｎの独立したチャネルの割当てがある。

ＸおよびＹが同じリンク詳に存在した場合には、バース
トはハプスイツ六を通らない。ＸおよびＹが同じリンク
スイッチに＃圧した場合には、バーストは通信リンクを
通らない。

リンクスイッチ リンクスイッチ１３２は第１図では七の１４接するリン
クスイッチに関して左側にリンクスイッチ１３０、右側
にリンクスインｔ１３４があるように示されている。リ
ンクスインｆ″１３２を通るバーストの丁べてのバイト
が第６図に示すように中央メモリ１６０を通る。−Ｐ央
メモリは通信リンクまたはボートの時分割多重化チャネ
ルにダイ尤ミックにＪＩＪ　当てることができるバッフ
ァに分割される。中央メモリは共通であり、いくつかの
スイツテングプａセンチ間の唯一の通信−路である。メ
モリにアクセスする同時の要求はメモリアービック１７
２によって調停される。

これらスイッチングプロセンナは中央メモリとリンクチ
ャネルまたはボート回路間のキャラクタの移動をｇ４す
る。第６図の実施例において、リンクスインｆ″１３２
は６つのスイン六ングー１０七ツチを有し１．？！ｒス
インテングブロセンナは基本のには同じプロセッサであ
る。リンクスイッチ内の異なる通用列においては、谷ブ
ロセツナは僅かに異なるプログラムを実はする。谷ブロ
セノナに対する。１ＩＩＩ　ｎプログラムはそれぞれの
プロセッサ内のリード・オンリー・メモリ（ＲＯＭ）に
記憶される。各ブロセツナは局部ランダム・アクセス・
メモリ（ＲＡＭ）を有し、ブ°ロセンナによってサービ
スを受ける各リンタルヤ不ルおよびボートに何する状態
およびバッファアドレスｔｆｔ　ａｄが採得される。

スイッチングプロセンナは高速度に適応した持株目的プ
ロセンチである。ヒリえはＬＩＰ１６１は、リンク１４
０のチャネルでキャラクタを受信したときに、チャネル
時間内にそのキャラクタを入力下るための丁べての必要
なステップを実行する。

これらステップにはバッファ床室、チャネル割当て、寺
に必要な内部ｇ檀ステップが含まれている。

ＬＩＰ１６０は次のチャネルで到来する他のバーストの
キャラクタに対して同じステップを繰返丁ことができな
ければならない。同様に、ＬＯＰ１６２はＴル−トでキ
ャラクタを処理し、出力することができなければならな
い。１つのＴ１チャネルは５．２１マイクロ秒の４続時
間でちる。

第６図において、ＰＩＦ１６ＢおよびＰＯＰ１７０は入
力ボートバス１７４および出力ボートパスをそれぞれ使
用し、周期６ｒＪ様でボート回路を走査し、七の績東各
バスの各ボートと関連した時間期間または「チャネル」
が存在する。かくして、”６埋ボートチヤネルにおける
ボートプロセンナの使用は処理リンクチャネルにおける
入力および出力ブロセツナの作用に類似している。第３
図の実施例においては、２４のボートＩ！！１路がボー
トパス１７４および１７６に直列に結合されている。

各ボート回路１７８は個々のボートに関係した、バース
ト発生、音声ボートに対する沈黙／スピーチ検出、音声
ボートに対するアナログ−ディジタルおよびディンタル
−アナログｆｍ、ならびに典杉のなディジタルスイッチ
ングシステムにおけるラインカードと関連した僚準の磯
粗である必要なりＯ几８０Ｈ’ｌ’（ポルシュド）の慎
朗を含む機能を実行する。

第６図はＰＩＰ１６８、ＰＯＰ１７０とボート回路１７
８間の第６図に示すボートパスをディンタルマルチブレ
フナ回、％２５０と置き遺えたリンクスイッチ１３２の
他の実施列を示す。マルチブレフナＪｏＪ２５０は２４
の詑列ディンタルライン２５６とＰＩＰ１６８へのＴＩ
ｄ路２５２との間を、およびＰＯＰ１７０からのＴＩｄ
請２５４と２４の並列ディジタルライン２５６との間を
多重化する。

リンクスイッチのこの実施列は第３図の実；池−ｊに勝
る多くの利点がある。ＰＩＰおよびＰＯＰの外部インタ
ーフェースは今、ＬＩＰおよびＬＯＰのものとそれぞれ
同じＴ１インターフェースである。ボート回路２５Ｂは
寸、末メ１使用者愼６、例えば屯話磯に配置下ることが
でき、リンクスイッチに対するディジタルラインの困ｆ
ｆ１ｆｆ袂を提供し、そしてディンタル伝送が提供する
准音排除圧および遠隔からテストすることができるとい
う利点を有する。

上記したように、中火メモリ１６０はａ数のダイカミツ
クバッファに区分されている。第７図はこれらバッファ
に対する受は入れ町吐なフォーマットを示す。パン７ア
３００は走行中のバーストと関連している。ｙｌＪえは
、バーストはリンクチャネル１のリンクスイツｔに到来
し、リンクチャネル５で出て行く。入力ブロセツチの１
４部メモリにおいて、バッファ３００はチャ羊ル１と関
連しており、また出力プロセンナの＠部メそりにおいて
、バッファ３００はｔヤネル５と関連している。それ故
、バッファ３００は入カテヤネル（またはボート）およ
び出力チャネル（またはボート）と関連している。

バッファ３００は一定数のワード、ｙＩＪえは５っのワ
ードを含み、各ワードは１バイトである。また、関連し
た３つのパラメータを肩下る。第１のパラメータである
ＮＥＸＴは「存ち行列（キュー）の伏のバーストの第１
のバッファのアドレスを含む。峙ち行列に次のバースト
が４圧しない場合には、ＮＥＸ’ｌ’Ｆｉ列えは０（ゼ
ａ）のようなあらかじめ定められたキャラクタに設定さ
れる。第２のパラメータである０ＮＴＨバツフア３００
に４込まれ、かつ読み出されていないキャラクタの故で
おる。第３のパラメータであるＳ　ＵＣＯはこのバース
トの後任のバッファのアドレスである。後任のバッファ
が脊圧しない場合には、５ＵＯＯは０（ゼロ）のような
あらかじめ定められたキャラクタに設定される。バッフ
ァ３００の清報部分ＩＮＦＯ１、ＩＮＦＯ２、・・・、
ＩＮＦＯＮ（この例ではＮ−５）は走行中のバーストの
バイトを含む。バッファ３００は分υ６くするために５
つの情報バイトを含むものとして図示されている。好ま
しい一実施例においては、バク７ア３００は３２の情報
バイトを含む。

通常は、１つのバッファのみが１つのバーストに対して
必要であり、キャラクタは入力からバッファを通って出
力へ流れる。一時的に不十分なリンクチャネルのために
データバーストが遅延された場合には、１つ以上のバク
７アがバーストのキャラクタを出力カヤネルが削シ当て
られるまで保持するのに必要となる。この場合に、これ
らバッファは一緒に４蹟され、そして各バッファの５Ｕ
ＯＯフイールドがバーストの七の後任のバッファのアド
レスを保持する。

待ち行夕ＩＪが出力通信リンクまたはボートと関連して
おり、かつバースト優先度形式とも関連している。第８
図に示すように、各待ち行列は峙ちｄクリヘッダおよび
バーストバッファを含む。待ち行列ヘッダは２つのデー
タ卓子、すなわち待ち行列の第１のバーストの＠１０バ
ッファのアドレスＦＲ８Ｔと、峙ち行列の最後のバース
トの第１のバッファのアドレスＬＡ８Ｔからなる。

第８図は３つのバーストを有する待ち行列３）０を示す
。第１のバーストはアドレスＡおよびＢを有する２つの
バッファよシなり、第２のバーストはアドレスＣを有す
る１つのバッファよシなシ、第６のバーストはアドレス
Ｄを有する１つのバッファよりなる。待ち行列ヘンダ３
）２はパラファムのアドレスを含むＦ）ＬＳ’ｌ’と、
バッファＤのアドレスを含むＬＡＳＴとからなる。図中
の矢印は種々のバッファと待ち１）列ヘッダ間の４結を
示す。

バッファの１′＃憎部分は、バッファの最後の１＃報ロ
ケーシヨンが第１の（最初の）１′＃報ロケーシヨンに
Ｊ収って代わられるものとして取扱われるナイフリック
またはリングバッファである。バッファは入力プロセッ
サと出力プロセッサ間の交換媒不として使用される。入
力プロセッサはバッファアドレス（その第１のロケーシ
ョンのメモリアドレス）およびＰＵＴＩＮＤＸと呼ばれ
る第１のロブ−ジョンからの入力オフセットな匣用して
バッファにバーストのバイトを記憶する。同時に、出カ
ブ　　　□ロセツ夛はバッファアドレスおよびＧＪ５Ｔ
ＩＮＤＸと呼ばれる第１のロケーションからの出力オフ
セットを使用してバグ７アからバーストのキャラクタを
ｖｔ山丁。オフセットは、受信されるべきバーストの次
のキャラクタが記憶されるまたはバーストの火のキャラ
クタが送信されるバッファのロケーションを指定するま
たは示す。

両ブロセツナはＯＮＴ、すなわち、バク７アに舟き込ま
れたがしかし読み出されていないキャラクタの計故値を
使用−［る。ＯＮ’Ｉ’は入力ブロセツチによって、一
杯のバッファにキャラクタを記憶しないということを確
実にするために使用され、また出力プロセッサによって
、空のバッファからキャラクタを読み出さないというこ
とを確実にするために＋Ｊ？！用される。ここで「空」
という、銀味はバッファ中の丁べてのキャラクタが既に
出力されているということである。

第９Ａ図および第９Ｂ図は例示のために５つのＩＮＦＯ
ｃ７プー７ヨンを有するバッファ５２０を示す。第９Ａ
図において、入力ブロセノチはバーストの初めの６つの
キャラクタａ、ｂ、およびＣを紀＋、ｔｉ　している。

出力プロセンチはまだバーストを出力し始めていない。

第９Ｂ図においては、出力プロセンチはバーストの初め
の３つのキャラクタを出力してお９、入力プロセンナは
３つの追加のキャラクタｄ、ａ、およびｆを記憶してい
る。

ＰＵＴＩＮＤＸおよびＧＥＴＩＮＤＸのそれぞれの位置
は各図に示されている。第９３図においてｂおよびＣを
通る水子ラインはこれらキャラクタがｎＭＥされていな
いけれど既に出のされているということを示す。

第１０図は図ｍｌにＡ、Ｂ、Ｏ，およびＤとブ旨示され
た４つのバーストのリンクスイッチ６５０を通る流れを
例示するものである。バーストＡおよびＢのキャラクタ
は内凹きリンクの２つのあらかじめ割当てられたチャネ
ルで到来しており、−万バースト０およびＤのキャラク
タは２つのローカルボートから到来している。各バッフ
ァＢＵＦ１乃至ＥＵＦ４はバーストの１つをそれぞれ割
当てられている。

バーストＡのキャラクタは次のようにしてリン９ス４：
、’ｆ−５５０１−Ｐを進行する。バーストＡが到来し
ているｔヤネノνが現われると、ＬＩＰは七のチャネル
からバーストの次のキャラクタ２受４６１．、それをＢ
ＵＪＭに置く。ＢＵＦｊのアドレスはバーストＡの入力
ｔヤネ）Ｌ／番号と関連した局部メモリでＬＩＰが使用
できる。

バースｌ−Ａが送信しているチャネルが現われると、Ｌ
ＯＰがｆｌＵＦｌから次のキャラクタ７ｉ：ｌ１Ｍ、！
り出し、それを割当てられた外向きリンクチャネルで送
る。ＢＵＩＭのアドレスはパース）Ａ（７）Ｌ？１力テ
ヤネノシ倍号と関ス巣した＠部メモリにおいてＬＯＰが
便用できる。

バーストＢＳＯ，およびＤのキャラクタは同様の帽様で
処理される。これら４つのバーストはリンクとボート間
のリンクスイッを内の４つの組合せを表わ丁。バースｌ
−Ａは人のリンクがらリンクスイノｆ″６３０を通って
出カリンクヘ運む。バーストＢは入力リンクから出力ボ
ートへ進む。バースト０は入力ポートから出力リンクへ
進む。そしてパース）Ｄは入力ポートから出力ボートへ
運む。

９ンクスイソテを通るバーストの連続する流れを圧恵丁
べきである。バッファに１固々のキャラクタを記１する
ことについては既に記載した。ある時間期間にわたって
、バイトの光れ、丁なわちバーストは１区通（ストレー
ト・フォワード）論理および高幼率でバッファ中を流れ
る。これらバッファはジンクスイッチを通る走行中のバ
ーストに対してダイ？ミンクに割当てられる。これは、
オリジンおよびあて先ボートの周方が１５１じリンクス
インＰＫ対してローカルであっても、列工はバーストＤ
の場合であっても、いえることである。

以上において、バーストは第１のバイトまたはキャラク
タの到来時からジンクスイッチを通って＃、鎌のキャラ
クタが送出されるまで追跡された。

第１）Ａ図はバーストの第１のキャラクタが到来するｒ
ｑＨの中央メモリ３４０の伏５項を示す。図面にＥＵＩ
’と指示されたバッファは陵でバーストに割当てられる
が、目出リストＦ４にある。この自由リストＦは割当て
のために使用できるバッファのアドレスを含む峙ち行列
である。矢印６４２はＰが割当てのために！用できるも
のとしてＬＩＵＦを指示しているということを示す。

第１）１３図は第１のキャラクタが到来した後の中央メ
モリ６４０の伏・脹を示す。ＬＩＰはＢＵＦをＰから移
し、入力リンクチャネルと関連した局部メモリの部分に
ＢＵＦのアドレスを記ｊｘ　ｔ、ている。矢印６４６は
入ｎリンクチャネルと１３ＵＦ間のｆ、ＩＰのメモリの
開運を示す。ＬＩＰＶｉ、キャラクタをＥＵＦに記１：
Ｉｉ　Ｌ、第１のヘッダキャラクタ中のバーストのあて
元アドレスから、バーストが出力リンクを介して込られ
るべきであるということを決定し、そしてバーストを外
囲さリンク待ち行列ＱＫ置いている。Ｑは特定の通信リ
ンクに出ｎするためにチャネルの４１）当てを守ってい
るバーストに対する基準を含む。矢印３４４はＱがこの
、Ｑと関連した山のリンクの開放カヤネルに割当てるこ
とができるものとしてＢＵＦを指示しているということ
を示す。

Ｊ１）０図は出力リンクチャネルが割当てうした麦の子
犬メモリ３４０の状儒を示す。ＬＯＰは自田出力六ヤイ
・ルを見出し、バーストが利用できる出力ｆ’（４ルに
割当てることができるか否かを辿るためにＱを検音して
いる。その上、ＬＯＰはＱＩ＋Ｉのバーストのバッファ
アドレスを見出し、Ｑからバーストを移し、出力チャネ
ルと８＠連した局部メモリの部分にパン７アアドレスを
記憶し、セしてＢＵＦからバーストの＠１のキャラクタ
分読み出してそれを出力チャネルで伝送している。矢印
３４８はＢＵＦと出力チャネル間のＬＯＰのメモリの関
連を示す。これらＬＯＰの作用は２つのプロセンナが中
央メモリ３４０を介して通信している場合および中央メ
モリへのアクセスを取り合っているｏＴ能注がめる場合
を確き、ＬＩＰと独立に実行される。

第１）０図に示す状態はバーストの伐シの大部分に対し
て憂勢でおる。バーストの人カテヤ羊ルが現われると、
ＬＩＰはバーストの入りキャラクタを取シ出してそれを
ＢＵＦに記憶する。バーストの出力チャネルが現われる
と、ＬＯＰはパンフアから次のキャラクタを読６出して
七れを出力する。ＬＩＰおよびＬＯＰはそれぞれ、各プ
ロセッサがその間１ｋｌｉメモリにバッファアドレスを
記憶しているので、バッファの一致を知る。

通常の場合には、ＬＩｆ’はＬＯＰよシラキャラクタ値
んでいるから、ＥＵＦは任意の時間に１キヤラクタを含
む。出力チャネルの割当てＫＭ延があると、ＬＩＰはＬ
ＯＰよシ１キャラクタ以上進み、最後のキャラクタの伝
送の場合を除き、バースト中１つ以上のキャラクタがバ
ッファに存在する。

第１）Ｄ図はＬＩＰがバーストの終了時に終了キャラク
タを検出した後の中央メモリ３４０の状態を示す。ＬＩ
Ｐは終了キャラクタをＢＵＦＫ記憶し、ＢＵＦを間部メ
モリの入カテヤネルがら分４する。ＬＩＰは、ＬＯＰが
第１のバーストを出力するために古いバッファを使用し
ているので、存在する場合には中央メモリのψｒしいバ
ッファに記はされる他のバーストを同じ入カテヤネルで
受信し始める準−ができている。ＬＯＰはＬＩＰとは独
立にＥＵＦＯ−ｄっているキャラクタを出力し続ける。

第１）ＪＣ図はＬＯＰがＢＵＦに終了キャラクタを見出
した便の中央メモリ３４０の状態を示す。

ＬＯＰＦｉ、１３ＵＦから終了キャラクタを読み出して
それを伝送し、セしてＢＵＦを自由リストに戻している
。

出力チャネルに対してコンテンションが存在する状態に
おいてバーストに対する出力チャネルの割当てを拡大す
るために次のクリが用意されている。

＠１２Ａ図は２つのチャネルだけしか存在しない通信リ
ンク３６４を介してリンクスイッｆ３６２と結合された
リンクスイッチ３６０を示す（にってこの列は短かい）
。３人のｆ用者ＡＳＢ、およびＣはリンク３６４を通じ
て４つのバーストを送ることを望んでいる。２つのバー
ストは使用古人　　　・から発信し、匣用者ＢおよびＣ
からそれぞれ１つのバーストが発信する。これらバース
トは同じ慶先度のクラスにあるものと仮定する。

第１２Ｅ図はリンクスイッチ６６０からリンクスインｆ
３６２へのリンク３６４０図解図であシ、２つのカヤネ
ルに対するバーストの時間の関数としての割当てが示さ
れている。図面に示すように、時間は左則へ進み、従っ
て最も右−のスロットが時間的に最も早い。最初に、＋
４　カヤネルは両チャネルスロット６６６および３６８
にＸで指示されているように窒いている。時刻ａにおい
て、リンクスインｆ３６０は１更用者Ａから第１のバー
ストＡ、の第１のバイトを受信する。リンクスインｔ３
６０はＡ、の第１のキャラクタを、時刻ａの鎌で現われ
る第１の空きｉＪｊ　７１Ｊチヤネルであるスロット６
７０で送４ｇする。スロット３７０はチャネル１を衣わ
丁。チャネル２はスロット６７２で示すように空きのま
までおる。

峙刻すにおいて、リンクスイン力３６０は使用者Ｂから
バーストの第１のバイトを受信する。第１の１更用＝ｒ
口ｔな出力スロットはスロット３７４のチャネル２でお
り、バーストＢ（１）第１のキャラクタはとのチャネル
ν２で送信される。

時刻Ｃにおいて、１史用首Ｃからのバーストの第１のバ
イトがリンクスインｆ″６６０によって受信される。両
チャネルとも割当てられているから、バースト０は中央
メモリのバッファに累積され（時間の沃さはバーストＯ
が音声バーストかデータバーストかに依存する）、チャ
ネルが史用できるまで博ち行列に置かれる。スロット３
７６甲のＡ、の上品のバーはバースト人□のＡＴキャラ
クタを指示する。従って、カヤネル１は引続くフレーム
甲自出である。バーストＣの第１のキャラクタはスロッ
ト３７８で込１ゴされる。

時刻ｄにおいて、第２のバースｌ−Ａ、の第１のバイト
がリンクスイッチ５６０によって受１言される。両チャ
ネルが占有されるので、Ａ、は累積され、待ち行列に置
かれる。バーストＢはスロット３８０で長ｒし、バース
ト人、の第１のキャラクタがスロット３８２で送信され
る。

スロット３８４において、バースト０はｐｐｒする。伝
送を守っている割当てられていないバーストは存在しな
いから、チャネル１はスロット３８６で空きとなる。１
日１様に、カヤネル２はスロット３８８でのバーストＡ
、のｄＪ’ｆスロット３９０で望きとなる。

この例は出刃カヤネルのコンデンション甲のバーストの
守ち行列化を例示し、七のチャネルの割当てはバースト
の継続時間だけである。このレリはさらに、使用イＡの
第１のバーストがチャネル１にｇす当てられ、人の第２
のバーストがチャネル２に割当てられたということをｙ
ｌｌ示している。

バーストが通過する各リンクスイッチはバーストのヘッ
ダに含まれたあて先ポートのｉｆアドレスに基づいてパ
ース）ヲそのあて先ボートへ進める。第１図を参照して
、バーストがリンク群ムのボー）Ｘで発信し、そのあて
先がリンク＃Ｂのボー）Ｙであると仮定する。ボートア
ドレスは３つの構成要素を有する。すなわち、リンク群
、リンク群内のリンクスイッチ、およびリンクスイッチ
内のボート番号である〇 各リンクスイッチは通信リンクのそれぞれと関連した、
各形式のバーストごとに１つの合計３つの優先度の待ち
行列を有する。制御（コントロール）、音声、およびデ
ータの３つの形式のバーストが存在する。制御バースト
は高い優先度金有する。制御バーストはシステムの応答
性（敏感さ）を保持するためにシステム中を迅速に伝搬
することが望ましい。制御バーストは短かいから、長時
間の間チャネルを占有しない。データバーストは低い優
先度を有する。データバーストは音声バーストよシも良
好に遅延に適応し得るから、この形式のバーストは有効
にバッファすることができる。

音声バーストは中間の優先度を有する。音声バーストは
、音声サンプルが実質的に遅延された場合には価値が減
少するので、データバーストよシも優先する。

第１３図はバーストの好ましい１つのフォーマットであ
るフォーマット４００を示す。バーストは一連の８ビツ
トバイトまたはキャラクタよシなシ、４バイトのヘッダ
が可変長の情報部分の前におυ、バーストの終シに終了
キャラクタが続いている。第１のヘッダワードは３つの
フィールドを含む。すなわち、バーストの形式、８Ｆ１
およびあて先リンクスイッチでアシ、それぞれ図面にＢ
Ｔ。

Ｇ１およびＤＬＳと指示されている。バーストの形式Ｂ
Ｔはバーストが制御、音声、またはデータバーストであ
ることをそれぞれ指示する０、１、または２であっても
よい。詳ビットＧは０または１でよい。Ｇ＝１のときに
、バーストヘッダはあて先ポートのリンク群とは異なる
リンク群に現在存在する。従って、このバーストはハブ
スイッチを通るようにルート選定される。Ｇ＝０のとき
には、バーストヘッダはあて先ボートのリンク群に現在
配置されている。バーストヘッダがハブスイッチを通っ
てあて先リンク群に達したときにＧビットがリセットさ
れるということを注意すべきである。ＤＬ８は０から１
５までの範囲に及び、あて先リンク群内のあて先リンク
スイッチの番号を指示する。

第２の（２番目の）ヘッダバイトはＤＬＧ、ずなわち０
から２５５までの範囲に及ぶあて先リンク群番号を含む
。ヘッダの３番目のバイトはＤＰ。

すなわち、０から３）までの範囲に及ぶあて先ボート番
号を含む。このあて先ポート番号はあて先リンクスイッ
チ内にあシ、アて先リンクスイッチはあて先すンクｔｊ
≠内にある。４Ｍ目のへラダバイ）　ＨＣＳはヘッダチ
ェック・シーケンスを含む。

ＨＯ２は０から２５５までの範囲に及び、バーストヘッ
ダの初めの３つのワードの誤シのない受４Ｈを確証する
ための手段を提供する。

バーストヘッダの後にバーストの情報部分が続く。この
情報部分は可変数のバイト１−有し、情報バイトの数が
一般に各バーストで相違するということを意味している
。制御およびデータバーストにおいて、情報部分の最後
の２つのバイトは図面にｒ（ＢＯ２）Ｊと指示されたバ
ーストチェック・シーケンスを含んでいてもよい。この
バーストチェック・シーケンスはバーストの受信した情
報部分に存在する誤シが検出できる手段を提供する。

！１４シが検出されると、受信者は誤シ補正技術により
誤シを補正しようとしても、あるいは受信者はバースト
の再伝送を要求してもよい。

終了キャラクタＴＣはバーストの終了を明示する。後述
するように、終了キャラクタと組合せてデータリンクエ
スケープ・キャラクタを使用することは終了キャラクタ
をバーストの中間で生じるデータキャラクタとしておよ
び終了キャラクタをバーストの終了時に生じるターミネ
ータトシて職別するための手段を備えたシステムを提供
する。

終了キャラクタは空きチャネルで伝送され、バーストに
割当てるためのこれらチャネルの利用可能性を指示する
。

種々のシステムの形態に対して過当する多くの他のバー
ストフォーマットの定蓚が存在する。フォーマット４０
０は一例として記載した。フォーマット４００がバース
トスイッチングシステムにおいて使用されると仮定する
と、リンクスイッチは以下の段階において特定のバース
トのルートを選定する。

ｔ　バーストの第１のヘッダパイ）を受信すると、リン
クスイッチはＧビットを検査する。Ｇビ　　　□ットが
セットされる場合には、このリンクスイッチはあて先の
リンク群のメンバーではなく、バーストはハブスイッチ
に伝送されるようにルート選定されねばならない。リン
クスイッチはハブスイッチに達する通信リンクの適当な
優先度の待ち行列にこのバースト装置く。Ｇビットがリ
セットされる場合には、バーストはあて先のリンク群に
あシ、第１のヘッダバイトのＤＬＳフィールドは、リン
クスイッチそれ自身があて先のリンクスイッチであるか
否かを決定するために、検査されねばならない。このリ
ンクスイッチがあて先のリンクスイッチでない場合には
、バーストはあて先のリンクスイッチに達するリンクの
適当な優先度の待ち行列に置かれる。このリンクスイッ
チそれ自身があて先のリンクスイッチである場合には、
リンクスイッチは第１のヘッダバイトを保持し、ヘッダ
の残シを、特にあて先ボートが特定される３番目のヘッ
ダバイト、ヲ待つ。

２、　あて先リンク群にない（Ｇビットセット）リンク
スイッチによってバーストの２＠目のヘッダバイトが受
信されると、リンクスイッチはハブスイッチに向う割当
てられた通信リンクで２査目のヘッダバイトを伝送する
。あて先リンク群内の（Ｇビットリセット）リンクスイ
ッチによって２番目のヘッダバイトが受信されると、こ
のリンクスイッチは自分自身があて先のリンクスイッチ
′であるか否かを決定する。このリンクスイッチがあて
先のリンクスイッチでない場合には、リンクスイッチは
あて先のリンクスイッチに向う割当てられたリンクで２
番目のヘッダバイトを伝送する。

リンクスイッチそれ自身があて先のリンクスイッチであ
る場合には、２番目のヘッダバイトは保持され、５番目
および４番目のヘッダバイトラ待つ。

２番目のヘッダバイトはリンク群間のバーストのルー）
１選定するためにハブスイッチによって使用される。あ
て先リンク群へのバーストのルートを選定するプロセス
において、ハブスイッチは第１のヘッダバイトのＧビッ
トをリセットし、あて先リンク群内のリンクスイッチが
バーストの第１のヘッダワードからバーストの状態を決
定できるヨウにする。１つ以上のハブスイッチが存在す
る場合には、パース）ｔあて先リンク群へ伝送するハブ
スイッチ、すなわち、バーストが通過する最後のハブス
イッチがＧビットをリセットする。

工　バーストの３番目のヘッダバイトｔ−受信すると、
リンクスイッチの作用は、再び、このリンクスイッチが
あて先のリンクスイッチであるか否かに依存する。リン
クスイッチがあて先のリンクスイッチでない場合には、
リンクスイッチはあて先のリンクスイッチに向う割当て
られたリンクで３番目のヘッダバイトを伝送する。リン
クスイッチそれ自身があて先のリンクスイッチである場
合には、このリンクスイッチは３番目のヘッダワードの
Ｄｒフィールドからあて先ボートを決定する。

４、　バーストの４＠目のヘッダバイトｔ−受信すると
、リンクスイッチはＨＣＳ　フィールド中のヘッダチェ
ック・シーケンスをチェックスル。ＨＯ２が不良であシ
、少なくとも１つの誤シがバーストヘッダ中に存在する
ということを示す場合には、リンクスイッチはバースト
の伝送を打ち切）、バーストの残シの代シに終了シーケ
ンスを送出する。

１）Ｃ８が良好である場合には、リンクスイッチの作用
はこのリンクスイッチがあて先のリンクスイッチである
か否かに依存する。このリンクスイッチがあて先のリン
クスイッチでない場合には、リンクスイッチはあて先の
リンクスイッチに達する割当てられたリンクで４番目の
ヘッダバイトラ伝送する。リンクスイッチそれ自身があ
て先のリンクスイッチである場合には、このリンクスイ
ッチはバーストへツタ全体を放棄し、バーストラあて先
のボートへの待ち行列に置く。

バーストの最後のキャラクタは常に終了キャラクタであ
る。出力チャネルが空きであるときにはいつでも、終了
キャラクタはそのチャネルで伝送される。バーストの伝
送後にチャネルが空きになると、１つ以上の終了キャラ
クタがチャネル中のバーストに続く。これは終了キャラ
クタがバーストの終了時に送出されたが、しかし終了キ
ャラクタが例えば誤シのために受信されなかった場合に
、安全度を高くする。

終了キャラクタは独自のキャラクタコードを有する。終
了キャラクタコードそれ自身が現われる流れ（ス）ＩＪ
−ム）ｔ−含む任意のキャラクタの流れをリンクまたは
ハブスイッチを通じて送出することかできなけれはなら
ない。終了キャラクタがバーストの終了を示すものと意
図されているときにバーストの終了としてｉｂできる、
あるいは流れのデータキャラクタを示すものと意図され
ているときに流れのデータキャラクタとして認識できる
方法が必要である。

終了キャラクタをデータキャラクタと区別するために使
用される方法は２巡回期通信のエスケープ技術から引き
出される。これは１（Ｄ　Ｌ　Ｃ（ハイ・レベル・デー
タ伝送制御）のビット・スタフイング技術に類似してい
る。ただし、この場合には、方法がバイト・スタフイン
グ技術である場合を除く。スタフされる（詰め込まれる
）または挿入されるバイトはデータリンク・エスケープ
キャラクタと呼ばれる第２の特殊キャラクタである。以
下において、終了キャラクタはＴ　ＲＭと指示され、デ
ータリンク・エスケープキャラクタはＤＬＥと指示され
る。

ソースにおいて、ＴＲＭまたはＤＬＥビット形態が送出
するべきデータ中に生じると、ＤＬＥは伝送のためにデ
ータキャラクタの前に挿入される。

かくして、ソースの変換は次の通シである。

ＴＲＭがＤＬＲＴＲＭと置換される。

ＤＬＥがＤＩ　　ＤＬＥと置換される。

ＸがＴ　Ｉｔ　ＭまたはＤＬＥに等しくない場合には、
ＸがＸと置換される。

あて先においてＤＬＲが受信されると、それは放棄され
る。放棄したＤＬＥにすぐ続いて受信したキャラクタは
制御の有意性を検査することなしに受は入れられる。か
くして、あて先の変換はＤＬＢＹがＹと置換されること
であシ、Ｙは任意のキャラクタである。

ＴＲＭがその前に接頭のＤＬＲなしに受信された場合に
は、とのＴＲＭはバースト終了キャラクタと翻訳される
。第１４図はデータリンク・エスケープ手続きを要約す
る略図である。

各挿入されたＤＬＥはバーストの実際のキャラクタを遅
延させる。従って、ＴＲＭおよびＤＬＥに対するコード
はそれらが送出されるべき音声サンプルおよびデータ中
にめったに現われないように選択されねはならない。予
知することができる未来のうちに音声はデータよシも嵐
が優勢になるということが予期されるから、これらキャ
ラクタの値に対する価値のある選択はアナログ音声信号
の正の最大振幅および負の最大振幅を表わすコーデック
（音声Ａ／ＤおよびＤ／Ａ　）出力である。

前記したように、最小のｇｊｅ幅は適当な環境における
別の選択である。

既に述べたように、各バーストは１つ以上のＴＲＭキャ
ラクタで終了する。バーストが単一のＴＲＭキャラクタ
によって終了するものと仮定する。その際には、雑音に
よってＴＲＭに変更されたバースト中の任意のキャラク
タ、あるいは雑音によってＸＴＲＭに変更された任意の
ＤＬＥ　　ＴＲＭがスイッチにこのバーストを２つの別
個のバーストとして処理させることになろう。今、誤っ
て第２のバーストとして処理されたオリジナルのバース
トの後者の部分は恐らくヘッダチェック・シーケンスの
テス）ｔすることができず、従ってこの第２のバースト
はその意図するあて先へ送給されない。逆に、２つの実
際のバースト間の単一のＴＲＭが雑音によってＴＲＭで
ないキャラクタに変更されたと仮定する。今、誤って第
１のバーストの一部分として処理された第２のバースト
は第１のバーストのあて先ボートに間違って送給される
Ｏ これら誤シの可能性は、バーストが単一のＴＲＭによっ
てではなく冗長シーケンスのＴＲＭキャラクタによって
終了するということ全必要とすることによって任意新鍋
の小さな値に減じることができる。例えば、終了ギヤ２
クタシーケンスが５つのＴ　ＲＭキャラクタよ）なシ、
そしてバーストの終了が任意の５キヤラクタのシーケン
ス内に３つのＴＲＭキャラクタを受信したときに宣言さ
れるようにすることができる。この場合にバーストの終
了誤）が発生するためには、３つのＴ　Ｉｔ　Ｍでない
キャラクタがＴＲＭキャラクタに変更されねはならない
か、あるいは３つのＴＲＭキャラクタがＴ　ＲＭでない
キャラクタに変更されねばならない。

誤シの確率は単−ＴＲＭキャラクタの手続きの場合よシ
も相当に小さくなる。

バーストスイッチングシステムにおいて使用できる任意
数のバースト終了計画（スキーム）が存在する。任意特
定のシステムに対する選択はシステムの特性および設計
目標に依存する。本明細書で記載する例は利用可能な広
＠囲のオプションを例示することを意図している。

本明細四で記載するリンクおよびへブスイツチはそれだ
けで現存する技術のものと区別できる自律インラインス
イッチング能力を有する。各スイッチはＴＩ（まだはも
つと高い）の容ａｔ有する通信リンク間に接続すること
ができる。各人チャネルについて各スイッチはそのチャ
ネル内に含まれる情報に対する適当なルーティングの決
定を行ない、実現する能力ヲ廟する。ルーティングの決
定は、例えば中央制御スイッチのような外部のいかなる
ソースにも頼ることなしに、スイッチによって自律的に
行なわれる。その上、ルーティング決定に関する処理の
すべてが入チャネルに割当てられた時間内に実行される
。チャネル時間が経過すると、スイッチは引説くチャネ
ルに含まれるｔ＃報に対して手続きを繰返す用意ができ
ておシ、以下同様である。かくして、スイッチの処理は
大部分は通信リンクのチャネルおよびフレームタイミン
グと同期している。若干の実施例においては、実チヤネ
ルスロットタイミングがスイッチングアルゴリズムの開
始に対する再開始信号または割込みとして使用される。

既に説明したように、スイッチングアルゴリズムはスイ
ッチを通って走行中のバーストの伝送を開始し、継続し
、そして終了することができなければならない（他の機
能のうちで）。

バーストスイッチングは音声およびデータバーストラ完
全に統合する。一般的にいって、１キャラクタ分だけの
バッファリングがバーストスイッチングにおいて必要と
なる。何故ならば、音声伝送レートがＴル−トと合致し
ているからである。

バーストスイッチはダイナミックバッファを通じてすべ
てのパース）を移動させる。一時的なチャネルコンテン
ションの場合には、情報（特にデータ）は失なわれない
。

バーストスイッチを通じての遅延は音声伝送のための重
要な性能パラメータである。遅延しすぎることはエコー
を許容できないものにする。ノ（−ストスイッチングに
おいて、バーストのキャラクタは一般に４チャネル時間
よシ少ない遅延でスイッチを通過する。速度のバッファ
リングは必要でなく、従って、エコー抑圧装置もエコー
取消し装置も必要としない。

同じ呼の異なるバーストはスイッチングｇＩ点を通じて
異なるチャネル交換遅延を有する可能性がある。しかし
ながら、スピーチバースト内のすべてのキャラクタは同
じ遅延を受ける◇トークスパート間の可変遅延成分の大
きさはトークスパート間の平均沈黙期間より小さい。そ
れ故、トークスパート間の可変遅延は事実上、認知し得
い程度である。

バーストは任意の長さのものでよく、単一のヘッダです
べてのバーストに対して十分である。代表的なトークス
パートは平均約２５０ミリ秒、または２０００パルスコ
ード変調キヤラクタでおる。

バーストヘッダが４バイトで、かつターミネータが１バ
イトであると仮定すると、各バーストのオーバーヘッド
は５バイトである。割合で表わした平均トークスパート
に対するバーストヘッダ・オーバヘッドは５／２０００
まだは１％以下である。

１バイトのターミネータの代シに５バイトのターミネー
タシーケンスが使用される場合には、／＜−ストヘッダ
・オーバヘッドは依然として１％以下である。

バーストスイッチは６４にビット／秒（Ｋｂ／ｓ）以下
のレートでデータの伝送を簡単に処理するＯｆ　−タカ
６４　Ｋｂ／ｓ以下のレートで使用者から受信されると
、かかるデータの都合のよい大きさのブロックがボート
プロセッサに累積される。このブロックはその後６４　
Ｋｂ／ｓのレートでバーストとしてシステムを介して伝
送される。バーストスイッチングチャネルレートが６４
　Ｋｂ／ａ以外の場合にも同じ方法が適用されよう。

将来のスイッチングサービスは、例えば１２００ビット
／秒の低速度データ端末から１６乃至６４Ｋｂ／ａのデ
ィジタルコード化音声を経て高進度データ装置およびデ
ィジタルコード化ビデオに及ぶまでの広範囲のビットレ
ートを必要とするということが予期されている。「帯域
幅効率」という用語はしばしば、スイッチが種々の伝送
レートヲ処理する容易さ金表わすために使用されている
。バーストはメツセージ構造およびチャネル化動作を有
するから、チャネルレートよシ高い伝送レートは単一の
バーストの伝送のために複数のチャネルを一緒に使用す
ることによって比較的容易に処理することができる。６
４　Ｋｂ、／１）のチャネルレートを有するバーストス
イッチングにおいては、ＮＸ６４Ｋｂ／ａのバーストが
ぞれぞれ６４Ｋｂ／露のレートでＮの別個の（しかしｒ
ｙ！Ｊ連した）バーストとして処理される。ここで、Ｎ
は１よシ大きい整数である。Ｎｏ関連したバーストは別
個のチャネルでバーストのあて先に伝送され、そしてオ
リジナルｃｒ）　ＮＸ　６４Ｋｂ／ａのバーストに再び
アセンブルされる。バーストスイッチングのメツセージ
構造は、たとえＮの関連したバーストが位相同期状態で
あて先に到鵬しなくても、適正な順序で関連したバース
トの再アセンブリを可能にする。

将来のスイッチングサービスはよシ大きなディジタルデ
ータ処理能力を必要とすることが予期される。バースト
スイッチングシステムはデータバーストに対してリンク
スイッチレベル誤りチェックおよび再伝送モードで動作
し得る。各データバーストは各スイッチにおいて完全に
バッファされる。バーストに対するｉｂチェックテスト
はバーストがルートに沿って次のスイッチに再伝送され
る前に通されなければならない。別の誤シチェックモー
ドはエンド・ツー・エンド誤りチェックである。このモ
ードにおいて、データバーストの誤シチェックはあて先
リンクスイッチによってのみ実行される。ｉｂチェック
が失敗した場合には、あて先リンクスイッチはオリジン
のリンクスイッチによるデータバーストの再伝送を要求
する。

エンド・ツー・エンド誤シチェックの一般概念は、誤シ
チェックがボートプロセッサにおいて実行され、これら
ボートプロセッサが使用者の建物にあるいは末端使用者
の機器内に配置されているときに、終局点にまで拡張さ
れる。この構造によシ可能なエンド・ツー・エンドディ
ジタル伝送能力は、例えば診Ｉｆｈ能力の向上、ならび
に音声およびデータ通信の保安性およびプライバシーの
向上のような他の利点をもたらす。後者の場合には、デ
ィジタル通信の暗号化および暗号解読がまた、ボートプ
ロセッサにおいて実行できることになる〇ハブスイッチ 第１５図に例示されたハブスイッチ５００は、任意のリ
ンク群から任意の内向きリンクチャネルで受信したメツ
セージバーストのバイトをこのメツセージバーストのア
ドレス情報によって決定される適当なリンク群の外向き
リンクチャネルに転送するだめの高速度高番ｆｆ１Ｔ　
ＤＭススイチである。

ハブスイッチ５００はリングに接続されたＮのスイッチ
ングユニツ）　５０１　’、（含む。冗長性の利点を提
供するために、２つのへブバス５０２および５０３が設
けられ、リングのまわ〕にいずれの方向にも信号を伝搬
することができる。各スイッチングユニットは１つ以上
のＴ　Ｄ　Ｍ　ＩＪンク通信リンク５０４によってリン
ク群に接続されている。

入リンクチャネルのディジタルコード化情報のバイトを
受信するオリジンのスイッチングユニットはリングにそ
のバイト装置く。このバイトはメツセージバーストに含
まれるアドレス情報によって指定されたそのあて先のス
イッチングユニットに達するまで、リングのまわシをス
イッチングユニットからスイッチングユニットへと送ら
れる。

第１９図に例示するように、バーストはヘッダ（ＨＤ　
Ｒ）、転送される情報またはデータ（ＩＮＦＯ）、およ
び終了キャラクタシーケンスの終了キャラクタ（Ｔｅ３
）よりなる。ヘッダはバーストがこのバーストの他の該
別情報とともに送出されるアドレスを含む。バーストの
情報部分は連続するバイトの流れである。バーストの長
さは変化する。通常、スピーチ情報ではバーストは１０
０ミリ秒から３００ミリ秒までの長さである。終了キャ
ラクタシークンスの終了キャラクタ（バイト）はバース
トの終了を指示する。終了キャラクタのシーケンスはチ
ャネルが空きのま＼である間はそのチャネル内に連続す
る。

バブリングのまわルのディジタルコード化４１Ｎのバイ
トの転送は内向きおよび外向きＴＤＭリンクチャネルと
同じフレーム周期を有するＣ八ブチヤネルで生じる。ハ
ブチャネル時間スロット中、オリジンのスイッチングユ
ニットからあて先のスイッチングユニットヘノ１ブリン
グのまわりｉ移動する各バイトはハブチャネル時ｒＩＪ
＋スロットに等しいリング循環周期においてバブリング
のまわシラ完全に伝搬するようなレートでスイッチング
ユニットからスイッチングユニットへ転送されねはなら
ない。１つのスイッチングユニットから次のスイッチン
グユニットへのバイトの移動は中央クロック５０５の各
チック中に生じる。

第１８図に例示されるように、各フレーム中、Ｃチャネ
ルの時間スロットが存在し、各ハブチャネル時間スロッ
ト中、Ｎのクロツクチノ　りが存在する。例示の実施例
においては、フレーム時間は１２５マイクロ秒であシ、
リンク通４ｇリンク５０４のリンクチャネルのＴ１フレ
ーム時間と同じである。フレーム当シのハブチャネルの
数Ｃは３２である。Ｃはリンクチャネルの数（Ｔ１シス
テムにおいては２４）よシ少なくてはいけない。フレー
ムのクロックチックの数はＣＸＮである。例示の実施例
では、スイッチングユニットの数Ｎは２５６である。

ハブスイッチの種々のスイッチングユニットに接続され
た異なるリンク群間に通信が生じるためには、オリジン
のリンク群のリンクスイッチはハブスイッチの関連する
スイッチングユニットに対する空きチャネルを見つけな
けれはならない。ハブスイッチのこのオリジンのスイッ
チングユニットはそれ自身とハブスイッチのあて先スイ
ッチングユニット間の空きハブチャネルを見つけなけれ
ばならない。終シに、あて先のスイッチングユニットは
関連するリンク群のあて先リンクスイッチと通信するた
めに空きリンクチャネルを見つけなければならない。

ハブスイッチのスイッチングユニットにおいてふくそ５
があ）、従って必要なときに空きハブチャネルまたは外
向きリンクチャネルがすぐに利用できないから、かつチ
ャネル間の君子のチャネルスリップはさけられないから
、各スイッチングユニットはバックアメそりおよびプロ
セッサを含み、メモリを管理しなけれはならない。第１
６図はスイッチングユニットを例示する。このスイッチ
ングユニットはハブスイッチリングのまわシに一方向に
バイトラ転送するためにハブバス５０２に接続された第
１のハブスイッチ素子５１５を含む。

第２のハブスイッチ朱子５１７はハブバス５０３に接続
され、ハブスイッチリングのまわシに反対方向にバイト
を転送する。スイッチングユニットはまた、メモリへの
、メモリからの、およびメモリ内の情報を管理するため
にメモリ５１６およびプロセッサを含む。メモリ５１６
に関して指定されているこれらプロセッサは入リンクチ
ャネルとメモリ間に２つのリンク入力プロセッサ（ＬＩ
Ｐ）５２１および５２６と、メモリと出リンクチャネル
間に２つのリンク出力プロセッサ（ＬＯＰ）５２２およ
び５２７を含む。ハブ入力プロセッサ（ＨＩＰ）５２５
とハブ出力プロセッサ（ＨＯＰ　）５２４はハブスイッ
チ索子５１５とメモリ５１６との間にある。第２のハブ
スイッチ素子５１７と関連するプロセッサはＨＩ　Ｐ　
５１８とＨＯＰ５１９でらる。

これらプロセッサの主な機能はメモリ５１６とハブチャ
ネル間のバイトのルーティングおよびメモリ５１６とリ
ンクチャネル間のバイトのルーティングを制御すること
である。また、これらプロセッサはチャネルの捕そくな
らびにメモリ５１６内のダイナミックメモリバッファの
ハブおよびリンクチャネルへの割当ておよび割当て解ｖ
Ａヲ含む他の機能も有する。これらおよびシーケンス化
および待ち行列化のような他の機能は、前に詳細に記載
したリンクスイッチによって同様の機能が遂行されたの
と本質的に同じ）π様で、管理される。

＾プスイツチ素子５１５を通じてメモリ５１６からバブ
リング５０２ヘバイトヲ転送する機能およびハブスイッ
チ素子５１５ｔ−通じてバブリング５０２からパイ）１
転送する機能はＨＯＰ　５２４およびＨＩＰ５２５によ
って制御される。メモリ５１６、ＨＸＰ５２Ｓおよび１
（ＯＰ５２４はＬＩＰおよびＬＯＰとともに、リンク群
とハブスイッチ素子５１５ｒ＆ｌＪのインターフェース
として鋤く一種のリンクスイッチを事実上形成する。第
２のハブスイッチ素子５１７と関連したプロセッサはメ
モリ５１６とバブリング５０５１ｉＪにバイトラ転送す
る際に対応する態様で機能する。

要約すると、メツセージバーストは１つのリンク群の入
チャネルからハブスイッチを通って他のリンク群の出チ
ャネルへ以下の態様で進行する。

入リンクチャネルでオリジンのハブスイッチングユニッ
ト５０１に到来したバーストのバイトはスイッチングユ
ニットメモリ５１６においてバック了される。バースト
の初めのバイト、すなわち、ヘッダはアドレス情報金倉
み、１つのバイト、特定すると２番目のバイト、はあて
先リンク群全指定し、従ってあて先スイッチングユニッ
トを指定する。受（Ｗ　ｇれたバイトはハブバスで伝送
のために待ち行列化される。オリジンのスイッチングユ
ニットが送信空きでかつあて先スイッチング二二ットが
受信空きであるハブチャネルが選択される。

バーストのバイトは各ハブチャネルフレーム中１バイト
づつ、選択されたハブチャネルにロードされる。バイト
はメモリ５１６を通ることなしに各クロックチックでｒ
Ａ接する中間に介在するスイッチングユニットのハブス
イツチ素子間に直接転送される。あて先スイッチングユ
ニットに到来すると、各バイトはメモリに記憶される。

ヘツダノ〈イトは、１つ以上のリンク群があて先スイッ
チングユニットと関連している場合に、適当な出力リン
クＷｅ決定するために前駅される。これら）くイトは適
当な外向きリンクに待ち行列化され、最初の空き外向き
リンクチャネルに出力例始まる。

ハブチャネル転送の概要 第１７図はスイッチングユニット５０１の第１のハブス
イッチ素子５１５を例示するブロック図である。このハ
ブスイッチ素子５１５はバブリングパス５０２に沿って
前位ハブスイッチ素子から後位ハブスイッチ素子へバイ
トを転送することを処理する。また、ＨＯＰおよびＨＩ
Ｐの制御のもとで、ハブスイッチ素子５１５は、スイッ
チングユニットがオリジンであるときにメモリ５１６か
らリングにバイトをｐ−ドし、またスイッチングユニッ
トがあて先であるときに外向きリンクチャネルで伝送す
るためにリングからメモリ５１６ヘアンｐ−ド（ダンプ
）する。

各ハブスイッチ素子はあて先メモリ５４０を含み、この
あて先メモリ５４０　Ｇｅｔハブスイッチ素子５１５が
送信動作である各ハブチャネルに対するスイッチングユ
ニットあて先アドレスを含む。その上、送信動作メモリ
５５９はハブスイッチ素子に対する各ハブチャネルの送
信ビジィまたは空き状態を指示する各ハブチャネルに対
するビットな含む。また、各ハブスイッチ素子はあて先
カウンタ５３）を含み、このあて先カウンタ５３）は各
ハブチャネルまたはリング循環周期の開始時にハブスイ
ッチ素子のアドレスにセットされる。各り田ツクチック
（ＴＣＬＫ）であて先カウンタ５３）はデクリメントさ
れる。また、各チックで、リングを循環するかつハブス
イッチ素子のＴＨＩ８−８Ｕ記憶レジスタ５５２に存在
するバイトはハブバス５０２でマルチプレクサ５３３に
よって次の後位のスイッチングユニットの記憶レジスタ
に転送される。同時に、前位のスイッチングユニットの
レジスタ内のバイトはスイッチングユニットのＴＨＩ８
−　ＳＵレジスタ５３２に移動する。

スイッチングユニット５０１のハブスイッチ素子５１５
がメツセージバーストに対するオリジンとしてサービス
しているときに、ハブチャネルタイムスロット中に転送
されるべきバイトはハブチャネルタイムスロットの開始
時にハブ入力（ＨＵＢ−ＩＮ）データ直列レジスタ５３
９を通ってＩ（ＯＰによってハブ入力（ＨＵＢ−ＩＮ）
データレジスタ５３５に置かれ、リングへの転送を待つ
。同時に、ハブスイッチ素子がハブチャネルを必斐とす
るということを指示する活動（アクティビティ）ビット
がチャネル要求（ＮＥＥＤ　　ＣＨＡＮＮＥＬ）レジス
タ５４５に誼かれる。また、あて先スイッチングユニッ
トアドレスがハブチャネルタイムスロットの開始時にま
たはリング循環周期の開始時に、あて先メモリ５４０か
らあて先レジスタ５３６に置かれる。あて先カウンタ５
３）の内容をあて先レジスタ５３６中のアドレスと同じ
にさせるクロックチックで、コンパレータ５３７は出力
を発生する。この合致の指示は、マルチプレクサ５５３
にＴＨＩＳ−８Ｕ　　レジスタ５３２の内容ではなくて
ハブ入力データレジスタ５３５の内容を後位のスイッチ
ングユニットに対する乃プパスに転送させるチャネル捕
そくおよびデータ転送セクションに供給される。

上述のように、リングの各バイトはハブチャネルタイム
スロット中、各チックで１つのスイッチングユニットか
ら次の後位のスイッチング二二ツトヘ転送される。ハブ
チャネルタイムスロットの終了時にリング循環周期の最
後のチックでリングの各バイトはそのあて先スイッチン
グユニットのＴＨＩＳ−８Ｕレジスタ５３２に転送され
る。リング循環周期およびハブチャネルを開始させる次
のチックで、ＴＨＩＳ−８Ｕレジスタ５３２に記憶され
たバイトはハブ出力（ＨＵＢ−ＯＵＴ）データレジスタ
５４８に転送され、その後ＨＩＰによってメモリ５１６
に置かれ、そしてＬＯＰによって外向きリンクチャネル
で伝送される。

ハブチャネル捕そくのｖＡ要 ハブチャネルの後続のフレーム中メツセージバーストの
バイトの移動はオリジンのスイッチングユニットのＨＯ
Ｐ　　とあて先スイッチングユニットのＨＩＰとの調整
を意味する。ＨＯＰはオリジンのスイッチングユニット
のメモリからバイトを取り出してそれをバブリングバス
に置くことを制御し、あて先スイッチングユニットのＨ
ＩＰはバブリングバスからバイトを取り出してそれをメ
モリに置く。

ＦＩＯＰ　　は各ハブチャネルまたはリング循環周期中
、１バイトだけの移動および関連する機能を処理するこ
とができ、ＨＩＰは各ハブチャネルまたはリング循環周
期中、１バイトだけの移動および関連する機能を処理す
ることができる。かくして、各バーストごとに、オリジ
ンのスイッチングユニットが送信空きでかつあて先のス
イッチングユニットが受信空きである自由ハブチャネル
が見つけ出されなければならない。

ハブチャネルを捕そくする要求は入リンクチャネルがビ
ジィとなったときにオリジンのスイッチングユニットに
よって認知される。従って、自由ハブチャネルを見つけ
出すことはオリジンのスイッチングユニットにおいて達
成されなければならない。オリジンのスイッチングユニ
ットはハブチャネルのそれぞれごとに送信とシイ／空き
状態を知る。自由チャネルを選択するために、オリジン
のスイッチングユニットはあて先スイッチングユニット
に対するハブチャネルのそれぞれごとに受信ビジィ／空
き状態に関する４ｍ報を有さねばならない。

ハブチャネルのリング循環周期中、各スイッチングユニ
ットの受信ビジィ／空き状態に閃する情報をバブリング
バス５０２に提供するために、活動ライン５４１がバブ
リングバス５０２と並列にバブリングに設けられる。受
信活動（ＲＣＶＡＣＴ）メモリ５４３はハブスイッチ素
子５１５が各ハブチャネルに対して受信ビジィであるか
あるいは受信空きであるかを指示する各ハブチャネルに
対するビットを記憶する。各ハブチャネル周期の始めに
、そのハブチャネルに対するハブスイッチ素子の受信ビ
ジィ／空き状耘を指示するビットが後位のスイッチング
ユニットのＴＨＩＳ−８Ｕレジスタ５３２に転送される
。この活動ビットはリングのまわりに引続くチック中、
スイッチングユニツ（からスイッチングユニットへと伝
搬される。かくして、任意のスイッチングユニットは、
リング循環周期中、適当なチックでＴＨＩＳ−８Ｕレジ
スタ５３２に置かれた活動ビットを検査することによっ
て、任意の他のスイッチングユニットに対するハブチャ
ネルの受信ビジィ／空き状態を決定することができる。

オリジンのスイッチングユニットがあて先のスイッチン
グユニットに対する自由ハブチャネルを見つけなければ
ならないときには、あて先スイッチングユニットのアド
レスがハブスイッチ素子のあて先レジスタ５３６に置か
れ、伝送されるべきであるバーストの第１のバイトが第
１のハブチャネルの開始時にハブ入力データレジスタ５
５５中に転送される。このｗｌｌのハブチャネルはオリ
ジンのスイッチングユニットのハブスイッチ素子が送信
空きであるハブチャネルである。その上、ＨＯＰはチャ
ネル要求レジスタ５４５をセットし、ハブ入力データレ
ジスタ５３５にバイトを伝送するためのハブチャネルの
要求を指示する。

あて先カウンタ５３）の内容があて先レジスタ５３６の
内容と同じであるときのり鴛ツクチックで、コンパレー
タ５３７は、ハブ入力データレジスタ５３５のバイトを
バブリングバス５０２にロードするためのリング循環周
期中の適当な時点であるということを指示する出力を発
生する。ＴＨＩ　５−８Ｕレジスタ５５２の活動ビット
はあて先スイッチングユニットの受信ビジィ／空き状態
を指示し、また送信活動メモリ５５９のビ・ットはオリ
ジンのスイッチングユニットのハブスイッチ素子の送信
ビジィ／空き状態を指示する。このハブチャネルに対し
てあて先スイッチングユニットが受信空きでかつオリジ
ンのスイッチングユニットが送信空きであることをこれ
らビットが指示する場合には、オリジンのスイッチング
ユニットからあて先のスイッチングユニットへバースト
を送出するためのハブチャネルが見つけられたことにな
る。

オリジンのスイッチングユニットはこのハブチャネルを
、活動ビットがライン５４１を通じてマルチプレクサ５
３３により後位のスイッチングユニットへ伝送されると
きにこの活動ビットをビジィにセットすることによって
このハブチャネルを捕そくする。同時に、パースＹの第
１のバイトはマルチプレクサ５３５によりハブ入力デー
タレジスタ５３５から後位のスイッチングユニットへラ
イン５０２で転送される。その上、チャネル捕そくおよ
びデータ転送セクション５３８はチャネル捕そ＜　（Ｃ
ＨＡＮＮＥＬ　５ＥＩＺＥＤ）　レジスｆｉ５Ａ６をセ
ットし、バブリングパスに関して上首尾のハブチャネル
捕そくおよびデータ挿入がなされたということをＨＯＰ
に指示する。Ｉ（ＯＰはメモリ５１６に適当な情報を記
憶し、その結果バーストの引続くバイトは引続くフレー
ム中薄そくしたハブチャネルであて先のスイツ、チック
ユニットへ伝送するために適当な時間にハブ入力データ
レジスタ５３９および５３５に転送される。捕そくした
ハブチャネルは今、送信ビジィであるということの指示
は送信活動（ＴＲＮ　ＡＣＴ）メモリ５５９に置かれ、
そしてハブチャネルに対するあて先スイッチングユニッ
トのアドレスはあて先メモリ５４０に置かれ、ハブチャ
ネル捕そく手続きを完了する。

活動ライン５４１で伝搬されている活動ビットはハブチ
ャネルを捕そくしたときにオリジンのスイッチングユニ
ットによりビジィにセットされるから、同じあて先のス
イッチングユニットに対する空きチャネルを探している
かも知れない任意の下流のスイッチングユニットはあて
先のスイッチングユニットが現在のハブチャネルに対し
て受信ビジィであるということに気がつく。かくして、
異なるスイッチングユニットによる同じあて先に対する
ハブチャネルの実質的に同時の要求からいかなる混乱も
生じない。

１つのハブチャネルを終了して次のハブチャネルを開始
するチックにおいて、ＴＨＩＳ−８Ｕレジスタ５３２内
のバイトはハブ出力データレジスタ５４８に転送され、
活動ビットは受信活動メモリ５４３へ転送される。受信
活動メモリ５４３内に置かれた受信活動ビットは同じハ
ブチャネルの次の７レーム中に活動ライン５４１で伝搬
される。

ハブ出力データレジスタ５４８内のバイトはハブ出力デ
ータ直列レジスタ５４９に転送され、そしてＨＩＰによ
ってメモリ５１６に直列に転送される。

ハブチャネルに対してオリジンのスイッチングユニット
が送信ビジィである場合、あるいはＴ）ＩＩｓ−８Ｕレ
ジスタ５３２内の活動ビットから意図するあて先が受信
ビジィであることを見出した場合には、オリジンのスイ
ッチングユニットは次のハブチャネルを可能性としてた
めしてみなければならない。オリジンのスイッチングユ
ニットがすべてのハブチャネルを検査し、かつ送信空き
であるチャネルを見つけることができず、ｊｌｃｆｌし
たあて先スイッチングユニットが受信空きである場合に
は、適当な自由ハブチャネルはそのときにそのハブに存
在しない。第１５図および第１６図に示すハブスイッチ
の形態によれば、オリジンのスイッチングユニットは他
のハブスイッチ素子５１７および乃プリングバス５０３
をためすことができる。また、オリジンのスイッチング
ユニットは適正なリンク群と相互接続可能な他のあて先
スイッチング二ニツＦをため丁ことができる、あるいは
チャネルサーチ手続きが自由ハブチャネルを見つけるま
で繰返される。自由ハブチャネルを繰返しサーチする牛
続きは僅かに遅延しただけのチャネルを提供できる。何
故ならば、代表的には僅か数百ミＩＪ秒の時間で、すな
わち、単一のバーストの長さで、ハブチャネルが割当て
られかつ保持されるからである。オリジンのスイッチン
グユニットがハブチャネルにおける送信空きになったと
きに、あるいはあて先のスイッチングユニットがハブチ
ャネルにおける受ｆｎ空きになったときに、自由ハブチ
ャネルは利用できるようになる。

ハブスイッチの詳細な動作 関連するＨＩＰお上び１（ＯＰの制御のもとての、バブ
リングバス５０２のハブチャネルのリング循環周期中の
スイッチングユニット５０１、特にハブスイッチ素子５
１５の動作について詳細に説明する。第２０図の説明図
は種にの組の状態のもとてのハブチャネル中のハブスイ
ッチ素子内の動作のｔｌｋ要を示す。

１つのハブチャネルのリング循環周期が終了し、次のハ
ブチャネルのリング循環周期が第１８図に例示したハブ
スイッチの中央クロック５０５のチック０（またはチッ
クＮ）で始まる。このチックで各バイトは前位のスイッ
チングユニットからそのあて先のスイッチングユエツＦ
のＴＨＩ８−８Ｕレジスタ５３２へ転送される。第２０
図の説明図の第１欄（最も左側の翻）に示すように、バ
イトはハブ出力データレジスタ５４８内に置かれ、また
活動ビット（ビジィ）は受信活動メモリ５４３内に置か
れる。ＨＩＰはハブ出力データ直列レジスタ５４９を介
してメモリ５１６にバイトを転送し、外向きリンクチャ
ネルで伝送するためにＬＯＰによって処理される。

ハブ出力データレジスタ５４８内に筺かれたバイトが、
バーストが終了したか否かを決定するためにあて先によ
って使用されるべきである終了キャラクタである場合に
は、ハブ出力活動レジスタ５４８内の活動ビットはビジ
ィ状鯨を示す。この情報はＨＩＰによって処理され、バ
ーストの終了をｔｌＡ識する。ハブチャネル状態はハブ
チャネルの引続くフレーム中オリジンのスイッチングユ
ニットによって窒きに変更される。

また１始動クロツクチツクで、スイッチングユニットが
丁度始動したバブリングバス５０２の次のハブチャネル
における受信ビジィであるか受信空きであるかを指示す
る受１ｇ活動メモリ５４３内のビットがマルチプレクサ
５５５を通って後位のスイッチングユニットに対する清
卯１ライン５４１に送られる。これら動作は第２０図の
第１鞠に示されている。

ハブチャネルの＠１のチック（ＯまたはＮ）であて先カ
ウンタ５３）はスイッチングユニットそれ自身のアドレ
スにセットされる。スイッチングユニットが前に丁度ス
タートしたｃ前のフレーム中に）ハブチャネルを捕そく
した場合には、送信活動メモリ５５９はそのハブチャネ
ルに対する送信ビジィビットを含め、あて先メモリ５４
０はそのハブチャネルに対するあて先スイッチングユニ
ットのアドレスを含む。Ｃハブチャネルの現在のハブチ
ャネルはチック０ごとに進められるハブチャネルカウン
タ５５０によって指定される。ＨＯＰによってハブ入力
データ直列レジスタ５３９を通じてハブ入力データレジ
スタ５３５ヘパイトがメモリ５１６からロードされる。

チャネルを必要とするということを指示するビットはＨ
ＯＰによってチャネル要求レジスタ５４５内に置かれる
。あて先スイッチングユニットのアドレスはあて先メモ
リ５４０からあて先レジスタ５５６へロードされる。

各引続くチックであて先カウンタ５５１はカウントづつ
カウントダウンされ、バイトおよび活動ピントはＴＨＩ
Ｓ−８Ｕレジスタ５３２へ田−ドされる。フンパレータ
５３７の出力によって指示されるようにあて先カウンタ
５５１とあて先レジスタ５３６の内容が合致しない場合
には、ハブ入力データレジスタ５３５内のバイト（もし
あるならば）に関してスイッチングユニットは何等のア
クションも取らない。クロックの次のチックでＴＨＩＳ
−８Ｕレジスタ５３２の内容は変更なしにマルチプレク
サ５３５によって後位のスイッチングユニットへ送られ
る。この状態は第２０図の第２槍に示されている。

あるチックであて先カウンタ５５１がデクリメントされ
てあて先レジスタ５Ｓ６の内容に等しくなると、コンパ
レータ５３７の出力は合致を指示する。スイッチングユ
ニットはバーストのバイトをあて先レジスタ５Ｓ６内の
あて先アドレスに伝送するために前のフレーム中ハブチ
ャネルを匍そくしたと仮定される。コンパレータ５３７
からの合致の指示ならびにチャネル要求レジスタ５４５
からのチャネル要求指示、ＴＨＩ８−８Ｕレジスタ５５
２からのチャネル受信ビジィビット、および送信活動メ
モリ５５９からの送信ビジィビットに応答して、チャネ
ル捕そくおよびデータ転送セクションはマルチプレクサ
５５３に、ハブ入力データレジスタ５３５の内容および
ビジィ活動ビットを後位のスイッチングユニットへ転送
させる。この状態は第２０ＦｇＪの説明図の第３桐に示
されている。

バーストの第１のバイトがメモリ５１６からバブリング
へ転送されるべきである場合には、スイッチングユニッ
トは、送信空きでありかつバーストのヘッダのアドレス
情報によって指定されたあて先スイッチングユニットが
受信空きであるハブチャネルを捕そくしなければならな
い。前に脱刷したように、ハブチャネルの第１のチック
であて先カウンタ５５１はオリジンのスイッチングユニ
ットのアドレスにセットされる。ＨＯＰは意図されたあ
て先スイッチングユニットのアドレス情報をハブ入力デ
ータ直列レジスタ５５９へ転送する。

１（ＯＰ　　はまた、チャネル要求レジスタ５４５をセ
ットしてチャネルが要求されていることを指示する。チ
ャネル要求レジスタ５４５からのチャネル要求指示、送
信活動メモリ５５９からのチャネル送信空き指示、およ
びハブチャネルサーチが始まっていないということを指
示する捕そく状態レジスタからの空きまたは不活動状態
指示の組合せに応答して、ハブ人力データ直列レジスタ
５５９内のアドレス情報は新しいあて先レジスタ５５２
に転送され、捕そく状態レジスタ５５１は新しいあて光
情報が受信されたということを指示するように変更され
る。次に、示送されるべきであるバーストの第１のバイ
トが第１バイトレジスタ５５５に！−ドされる。このバ
ーストの第１バイトはアドレス情報が転送されたときに
ハブ入力データ直列レジスタ５３９に既に転送されたバ
イトである。

捕そく状態レジスタ５５１はチャネルのサーチがこのハ
ブチャネルに対して始まっているということの指示を提
供するように変更される。同時に、試行（トライ）カウ
ンタ５５６にフレーム中のハブチャネルの合計数である
値Ｃ１特定すると３２、をロードする。その後新しいあ
て先レジスタ５５２内のアドレス情報があて先レジスタ
５３６にリードされ、第１バイトレジスタ５５５内のバ
イトがハブ入力データレジスタ５３５にロードされる。

あて先カウンタ５３）がデクリメントされてあて先レジ
スタ５３６の内容に等しくなったときのり四ツクのチッ
クで、コンパレータ５３７はチャネル捕そくおよびデー
タ転送セクション５３８に対して合致の指示を発生する
。ＴＨＩＳ−８Ｕレジスタ５３２内の活動ビットはあて
先スイッチングユニットがこのハブチャネルに対して受
信窒きであるかまたはビジィであるかをチャネル捕そく
およびデータ転送セクション５５８に指示する。ＴＨＩ
Ｓ−８Ｕ　レジスタ５３２内の活動ビットが空き状態を
指示する場合には、チャネル捕そくおよびデータ転送セ
クション５５８はマルチプレクサ５３３ニ、ハス入力デ
ータレジスタ５３５内のバーストの第１バイトおよびビ
ジィ活動状態ビットを後位のスイッチングユニットに転
送させる。チャネル捕そくレジスタ５４６はセットされ
、データがバブリングに挿入されたということを指示し
、かつハブチャネルが捕そくされたということおよびバ
ーストの引続くバイトがそのハブチャネルの引続くフレ
ームに送出されるべきであるということをＨＯＰ　　に
報知する。その上、このハブチャネルに対する送ｆｄビ
ジィビットは送信活動メモリ５５９内に記憶され、あて
先のスイッチングユニットのアドレスは引続くフレーム
で使用するためにあて先レジスタ５３６からあて先メモ
リ５４０に転送される。捕そく状態レジスタ５５１は不
活動状態に戻される。この状態は第２ａ図の説明図の第
４藷に示されている。

フンパレータが合致を指示したときのリング循環周期の
チックでＴＨＩＳ−８Ｕレジスタ５３２内の活動ビット
がビジィを指示する場合には、あて先スイッチングユニ
ットに対するこのハブチャネルは他のスイッチングユニ
ットによって既に捕そくされている。第２０図の説明図
の第５欄に示されているこれら拗状態のもとでは、ハブ
入力データレジスタ５３５内のバイトはバブリングに転
送されない。代りに、ＴＨＩＳ−８Ｕレジスタ５５２の
内容が後位のスイッチングユニットに送られる。チャネ
ル捕そくレジスタ５４６は変更されず１チヤネルが捕そ
くされていないということをＨＯＰに指示する。送信活
動メモリ５５９のあるいは捕そく状態レジスタ５５１の
変更はなく、サーチが始まっているということを依然と
して指示する。

各引続くハブチャネルの開始時にチック０（またはチッ
クＮ）で、捕そく状態レジスタ５５１からのサーチ進行
中の指示が存在すると、試行カウンタ５５６は１カウン
トだけデクリメントされる。

送信動作ではない次のハブチャネルで（送信活動メモリ
５５９内の送信活動ビットが空きである）、第１バイト
レジスタ５５５および新しいあて先レジスタ５１２の内
容（取り換えられるまで残存する）はハブ入力データレ
ジスタ５３５およびあて先レジスタ５５６内にそれぞれ
置かれる。かくして、ハブスイッチング索子はあて先カ
ウンタ５３）のカウントがあて先レジスタ５３６の内容
に等しいときに、ハブチャネルを捕そくする別の試みを
行なうように下準備されている。試行カウンタ５５６の
内容が０の値に達する場合には、バブリングバス５０２
のすべてのＣハブチャネルがチェックされ、現在利用で
きるものがないということを指示する。試行カウンタ５
５６がＯＧｌ：達したときに、捕そく状態レジスタ５５
１は不活動状態にリセットされる。ＨＯＰはまた、第１
のバイトをハブスイッチング素子に送出した後で現われ
たチャネルの数を計数する。かくして、ＨＯＰはまた、
Ｃハブチャネル周期の間チャネル捕そくレジスタ５４６
からハブチャネル捕そく指示を受信しなかったので、サ
ーチが中ｒｇｒｖれた時点を知る。

バーストのすべてのバイトが送出されると、オリジンの
スイッチングユニットは終了キャラクタのシーケンスを
ハブチャネルであて先スイッチングユニットに送信し、
バーストの終了を指示する。

バーストが完了したというこの通報を受ｆｄすると、あ
て先のスイッチングユニットのＨＩＰはこの状態を反映
する（表わす）ためにそのメモリ５１６の内容を管理す
る。次のフレーム中、ハブチャネルの開始で受信活動メ
モリ５４３内の受信空き活動ビットは活動ライン５４１
に后って伝送され、スイッチングユニットが今やそのハ
ブチャネルにおける受（１空きであることを指示する。

スイッチングプロセッサ バーストスイッチはインテリジェントスイッチング別で
ある。バーストがボートを介してこの網に導入されると
、このバーストはこの網の節点によりヘッダにおいて指
定されたバーストのあて先ボートにルート選定される。

スイッチングｉｌは外部制御の介在なしにバーストをそ
のあて先のボートへ送る。この分数された網スイッチン
グインテリジェンスは本質的には２つの持味設計の高速
プロセッサ、すなわち、スイッチングプロセッサと待ち
行列シーケンサ、によって提供される。ファー・ムラエ
アにおいてのみ山道するいくつかの窪頒のスイッチング
プロセッサがある。バーストスイッチは一般に、例えは
バーストヘッダの内容がいかにあるべきかを決定する他
の高レベル制傳プロセッサを有する。ここで、インライ
ンスイッチング４Ｕ　Ｑ＆と関連したインテリジェンス
に対してのみ焦点を同けることにする。これら機能を遂
行するプロセッサは名前で呼ばれる待ち行列シーケンサ
を除き、スイッチングプロセッサと呼ばれる。各スイッ
チングプロセッサは待ち行列シーケンサとＩＪｉ１騎し
て動作する。

リンクスイッチおよびハブスイッチにおける櫃々のスイ
ッチングプロセッサの動作は既に記載した。リンクスイ
ッチにおいては、スイッチングプロセッサは通信リンク
と中央メモリ間のおよびボートと中央メモリ間のバース
トのバイトの流れを調停する。ハブスイッチにおいては
、スイッチングプロセッサは通信リンクと中央メモリ間
のおよび通信ハブと中央メモリ間のバイトの移動を調停
する。

汎用プロセッサはスイッチングプロセッサの機能を遂行
するようにプログラムすることができる。

実験用のバーストスイッチがジー・ティー・イー・ラボ
ラトリーズにおいて構成された。このバーストスイッチ
はそのスイッチングプロセッサとじてロックウェル６５
０２マイク！プロセツサを有している。しかしながら、
この実験用のモデルはその通信リンクに４チヤネルのみ
を維持した０バーストスイツチはその通信リンクに２４
．３２、あるいはそれ以上のチャネルを維持することが
大いに望ましい。

スイッチングプロセッサに課された速度の要件は全く厳
しい。前に説明したように、バーストスイッチは大また
は出バイトに対して必要な処理の実質的に全部が単一の
チャネル時間内に完了しなければならず、従ってスイッ
チは実時間において現在にとどまることができるという
意味においてインラインスイッチング能力を有する。２
４のチャネルを有するＴ１キャリヤは５．２マイクロ秒
のチャネル時間を有する。ヨーロッパの捷準である３２
のチャネルを有するキャリヤにおいては、チャネル時間
は３．９マイクロ秒である。スイッチングプロセッサは
現在にとどまるためにはチャネル時間当り約５０の動作
を遂行できなければならないということが決められてい
る。この厳しい速度要件に鑑み、特殊設計のスイッチン
グプロセッサは完全補数のチャネルを実現する必要があ
る。

５．２または＆９９マイクロの時間当り約５０の動作を
遂行できる商業的に入手可能なマイクロブ四七ツサは存
在しない〇 前に説明したように、代表的なリンクスイッチは中央メ
モリへのアクセスを競争する６つまたは８つのスイッチ
ングプロセッサを有する。制御論理は１つのプロセッサ
のみが任意の時間にアクセスすることができるというこ
とを要求する。従って、メモリアクセスを調停する必要
がある。メモリの調停の結果として、スイッチングプロ
セッサは、他のプロセッサがメモリの使用を完了するま
で待機しなければならず、従って利用できるインライン
処理時間を減少させる。この待ち時間はある状舛のもと
では相当になるから、並列処理能力が要求される。

リンクスイッチの中央メモリはバーストを処理する際に
使用されるダイナミックバッファおよび待ち行列ヘッダ
を含む６種々のスイッチングプロセッサによるメモリの
アクセスは主として次の２つの形式を有する。すなわち
、バーストのキャラクタ（またはバイト）を読み出すこ
とまたは書込むこと、および待ち行列およびバッファを
管理することである。

メモリのフンテンションは中央メモリを２つの部分、す
なわち、キャラクタだけを含むキャラクタメモリと、待
ち行列およびバッファ管理情報（櫃々の待ち行列のキャ
ラクタではない）を含む待ち行列メモリとに分割するこ
とによって減少することができる。単一のメモリアクセ
ス中、１つのキャラクタだけがキャラクタメモリから読
み出されるまたは書込まれる。待ち行列メモリの単一の
動作中、ｕ数の中断しない読み出しおよび／または書込
みが可能になる（待ち行列の恒数のバッファを結合する
ことが必要となり得る）。

待ち行列およびバッファの管理はすべてのスイッチング
プロセッサに共通の特殊機能である。待ち行列シーケン
サと貯ばれる特殊プロセッサがすべてのスイッチングプ
ロセッサに代って待ち行列メモリのすべての情報を管理
するために追加されている。スイッチングプロセッサが
待ち行列化アクションを必要とするときには、そのよう
なアクションを待ち行列シーケンサに受託する。その後
、スイッチングプロセッサは待ち行列メモリへのアクセ
スを待つことなしにざらにその上の処理を自由に実行で
きる。待ち行列シーケンサのアクションはスイッチング
プロセッサのアクションと並列に遂行される。かくして
、待ち行列シーケンサをリンクスイッチに追加したこと
により２つの速度上の利点が生じる。第１は、待ち行列
の管理が並列に行なわれ、それによってスイッチングプ
ロセッサのかなりのインラインの負担を免かれさせると
いうことであり、第２は、待ち行列メモリにアクセスす
るスイッチングプロセッサの待ち時間が除去されるとい
うことである。速度上の利点の他に、待ち行列シーケン
サは待ち行列メモリのアクションを区分する。これは一
連の中断のない読み出しおよび／または書込みが待ち行
列メモリの各動作ごとに可能になるということを意味す
る。かくして、通常ならばスイッチングプロセッサ間の
不干渉を確実にするために必要になる追加のアクセスお
よび処理は必要でない。

ｇ２１図は時分割多重通信リンク６５０および６６２間
に結合された代表的なリンクスイッチ６００の一例を示
すブロック図であり、待ち行列シーケンサならびにスイ
ッチングプロセッサの種々の実施例、あるいはファーム
ウェアの変形例を示すものである。各入力あるいは出力
ズイツチングプロ・セッサＬＩＰ６１０、ＬＩＰ６１２
、ＰＩＰ６１４、ＬＯＰ６０４、ＬＯＰ６２０、あるい
はＰＯＰ６１８は待ち行列シーケンサバス（ＱＳバス）
６３４との、キャラクタメモリバス（Ｃｐｖ１バス）６
３６との、および通信リンクまたはポートバスとのイン
ターフェースをそれぞれ有する。待ち行列シーケンサ（
ＱＳ）６０８はＱＳバス６３４と待ち行列メモリ（Ｑ　
Ｍ　）　６０２を調停する。第２１図の待ち行列メモリ
６０２は待ち行列シーケンサ６０８とは別個の構成要素
として概念的に示されている。キャラクタメモリ（Ｃｌ
ｓｌ　）　６０６はＣＦ、（バス６３６に結合されてい
る。各ボートインターフェース（ｐｒ）回路６２２（図
には２４のボートが指示されている）はＰＩ入カパス６
４０およびＰＩ出力バス６′５Ｂと結合されている。

ＰＩ入カバス６４０およびＰＩ出力パス６３８はＰＩＰ
６１４およびＰＯＰ６１Ｂとそれぞれ結合されている。

Ｃ２Ｓバス６３４およびＣｌｋ１バス６３６は調停され
るバスである。上部右すみに三角形６４２を有する第２
１図の各ブロックは基本スイッチングプロセッサの７ア
ームウエアの変形である。基本スイッチングプロセッサ
はまた、ハブスイッチの対応部（カウンターパート）に
おいても使用されている。

衝突あるいはデータの収態がＣＩＡＳバス６３６よびＱ
Ｓバス６３４の両方に生じないことを確実にするために
、かつＣＭ　６０６およびＱへ１６０２のアクションに
対するすべての要求が公正にサービスを受けることを確
実にするために、ＣＭＳバス６３６よびＱＳバス６３４
の両方についての、）Ｉ４停が必要となる。これらバス
のそれぞれについてのフンテンションは第３Ａ図に示す
ように、適当に変更した優先度調停論理を使用して解決
することができる。第２１図におし）て、０４丁６０６
およびＱＭ６０２はそれぞれ内部読み出しおよび書込み
パルスを発生するためのタイミングコントロールおよび
ランダム・アクセス・メモリ（ｒｔＡＭ）を含む。ＣＭ
パス６３６およσＱ　１３パス、５３４を通るすべての
転送は１マシンサイクルかかる。１サイクルに対する調
停はバスの転送と同時に実行することができ、従って１
つの転送は各サイクルごとに実行することができる。

第２２図は基本スイッチングプロセッサ７００のアーキ
テクチャのプロッタ図ヲ示す。コントロール７１０はプ
ログラムメモリ７０２からの命令を実行する。好ましい
一実Ｉｆｊｉ例においては、プログラムメモリ７０２は
図面にＰＲＯＡ（と指示されたプ四グラマプル・リード
・オンリー・メモリとして実現されている。レジスフ７
０４、演算処理装置（ＡＬＵ）７０６、およびデータメ
モリ、すなわち、ＲＡＭ７０８が存在する。待ち行列シ
ーケンサバスとのインターフェース（ｇｓ−ＩＰ’）７
１４、キャラクタメモリバスとのインターフェース（Ｃ
Ｖ−１Ｆ）７１８、および通信リンク、ボート、あるい
はハブと結合するための手段を提供する外部インターフ
ェース（ＥＸ−ＩＦ）７２０が存在する。

デュアルポートＲＡＭ（ＤＰ−ｒｔＡＭ）７１６はキャ
ラクタメモリの現在バッファアドレスを提供する（現在
のチャネル番号の菌数として）ための手段を含む。有限
状態マシン（ＦＳＭ）７２２は入バーストに関して各チ
ャネルの状態を決定するための手段を含む。ＦＳＭ７２
２の代表的なチャネル状態は、チャネル空き、バースト
待ち、特定のヘッダバイト受信、情報バイト受イΔ、Ｄ
ＬＥ（データリンク・エスケープ）バイト受信、および
ＦＬＡＧ　（バーストの終了）キャラクタ受信、である
。

スイッチングプロセッサ７００の各構成ａ！素はＰＴｔ
ＯＭ７０２およびＤＰ−ＲＡＭ７１６ｔ−除き、データ
／アドレスバス７１２と結合される。ＰＲＯＡ・１７０
２は命令バス７２４およびマイクロコードアドレスバス
７２６を介してフントロール７１０と結合される。ＤＰ
−ＲＡＭ７１６はバス７２８および７３０によってＱ　
８−　Ｉ　Ｆ’　７１４およびＣＭ−ＩＦ’７１８間に
それぞれ結合される。ＦＳＭ７２２はバス７３２２介し
てＥＸ−ＩＦ７２０と結合される。ＦＳＭ７２２はまた
、ジャンプアドレスバス７３４を介してコントロール７
１０と結合される。図面に示すように、コントロール７
１０から各構成要素に至る制御ラインが存在する。コン
トロール７１０はチャネルカウンタ手段、例えば放送チ
ャネルカウントまたは放送チャネルクロックから発生さ
れるカウント、を含む。制御ライン７３６は外部チャネ
ルクロック源からコントロール７１０へ入力を提供する
。

スイッチングプロセッサ７００によって実行される命令
は命令バス７２４を介してＰＲＯｒ、１７０２から睨み
出される。コントロー／Ｉ／７１０は実行されるべき次
の命令のアドレスをアドレスバス７２６を介して提供す
る。スイッチングプロセッサの各実施例に対して、マイ
クロフード化プログラムは変更されない。それ故、プロ
グラムメモリはＲ４）λ１である。

ＰＲＯＭ７０２は２５６ワード含み、各ワードは６４ビ
ツトの長さを有する。このワード長はこの技術分野で通
常見られるものより長い。拡張されたワード長はいくつ
かの点で速度上の利点を提供する。単一の命令ワードに
１つ以上の動作、例えば、レジスタ転送およびＡ　Ｌ　
Ｕ動作、を含ませることができ、その結果、いくつかの
動作が単一の命令に割当てられた時間内に実行できるこ
とになる。命令ワードの種々のビット位置があるレジス
タ、動作等に割当てられ、従ってプログラム命令のデコ
ードが最小限ですむことになる。例えば、１つのレジス
タが命令ワードのｖｊ当てられたピット位置に１つのビ
ットが存在することによってアドレスできる。いくつか
のレジスタの動作は同じ命令サイクル内に生じ得る。命
令はパイプライン態様で実行される。命令フェッチ（取
出し）は命令実行とオーバラップする。特定の命令の実
行サイクル中・次の番の命令が取出される。かくして、
スイッチングプロセッサはサイクル当り１命令を実行す
る。次の番の命令は現在命令がジャンプ命令でないなら
ば、実行されるべき次の命令である。

ジャンプ命令は次の命令に対する順番でないアドレスを
導入し、それ故効力を生じるためには２サイクルを必要
とする。

ＲＡＭ７０Ｂは１０２４バイトを含む。このＲＡ　！ｖ
ｉ　７０　Ｂはスイッチングプロセッサ７００に対する
局部データメモリとして切く。ＲＡＭ７０８はスイッチ
ングプロセッサのチャネルのそれぞれに対する種々の状
ＬＡ変数およびパラメータご含み、例えば、バーストが
ぞのあて先に向ってルート画定されたか否かを指示する
指示器である。データメモリアドレスは命令から利用で
きるコントロール７１０内のチャネルカウンタ（５ビツ
ト）およびオフセット（５ビツト）の％ｇである。

Ａ　Ｌ　Ｕ　７０６は標準の演：ｎおよび論理動作？実
行する。

デュアルボー）ＲＡＭ７０８はアクティブバッファアド
レスに対するスイッチングプロセッサの記イ、ハ装置で
ある。スイッチングプロセッサはチャネルカウンタでＤ
　Ｐ　−ＲＡ　Ｍ　７１６　Ｅアドレスすることによっ
てバッファアドレスを待ち行列シーケンサまたはキャラ
クタメモリに送る。これはそのチャネルに対するアクテ
ィブバッフアン読み出丁。読み出されたアクティブバッ
ファは自動的に待ち行列シーケンサまたはキャラクタメ
モリに送られる。待ち行列シーケンサが与えられたチャ
ネルに対するアクティブバッファを更新するときには、
チャネル番号でＤＰ−ＲＡＭ７１６をアドレスし、そし
て新しいバッファアドレスを書込むことによってこれ２
行なう。ＤＰ　−ＲＡＭ７１６は商業的に入手でさるデ
ュアルボー）ＲＡＭを使用して、あるいはアドレスおよ
びデータバスについての多重化回路と有するシングルボ
ー）　ＲＡλグおよびフンテンション制御論理を使用し
て、実現することができる。

レジスタ７０４は１８のレジスタからなり、各レジスタ
は８ビツトの内部データバス７１２をアクセスする。大
部分のレジスタが８ビツトを含む。

スイッチングプロセッサレジスタは次の表１に示されて
いる。

ＱＳ−ＩＦ７１４は待ち行列シーナンサバスに対するス
イッチングプロセッサのインターフェースである。スイ
ッチングプロセッサ７００が待ち行列シーケンサの機能
を必要とするときに、フントロール７１０はＱＳ−ＩＦ
７１４を介して指令（コマンド）または要求（リクエス
ト）を発生する。コントロール７１０は単にコマンドま
たはリクエストを発生するだけである。ＱＳ−ＩＦ７１
４は調停された待ち行列シーケンサバスにアクセスし飄
リクエストを待ち行列シーケンサに転送するための手段
を有する。待ち行列シーケンサはスイッチングプロセッ
サとは独立にリクエストを実行する。待ち行列シーケン
サは、適当なとぎに、情報の単一区分をスイッチングプ
ロセッサ７００に戻す、すなわち、特定のチャネルとと
もに使用されるべきキャラクタメモリ内の新しいバッフ
ァのアドレスまたは番号を戻す。このバッファアドレス
はＱ　Ｓ　−Ｉ　Ｆ　７１４からパス７２８を介してＤ
Ｐ−ＲＡＭ７Ｍ６に直接送られ、そしてチャネル番号に
よってアドレスされたＤＪ）−ＲＡ’ｖ！７１６のロケ
ーションに記憶される。

入力スイッチングプロセッサはキャラクタメモリにバイ
トまたはキャラクタを記憶する。出力スイッチングプロ
セッサはキャラクタメモリからバイトまたはキャラクタ
を読み出す。各アクセスごとに、現在チャネルに対する
バッファアドレスが要求される。バッファアドレスはバ
ッファの位置またはＲＡＭ７０　Ｂに記憶されたインデ
ックスと連結された、ＤＰ−ＲＡＭ７１６によって供給
されるバッファ番号【含む。ＣＭ　−Ｉ　１）’　７１
８はバッファアドレスが供給された後独立にキャラクタ
メモリへのアクセスまたはキャラクタメモリからのアク
セスを実現するための手段を有する。

各スイッチングプロセッサはキャラクタメモリと通（ｄ
リンク、ボート、または／）プ間の中間０体として幼く
。外部インターフェースと貯ばれるＢＸ−ＩＦ７２０は
スイッチングプロセッサの特定の実施例に依存してリン
ク、ボート、またはノ翫ブに対するインターフェース手
段を提供する。中央メモリの入力側のスイッチングプロ
セッサにおいて、ＥＸ−ＩＦ７２０は受信したバイトを
バス７３２を介してＦ　Ｓ　Ｍ　７２２に提供するため
の手段を有する。

Ｆ　Ｓ　Ｍ　７２２の目的はコントロー、ヤ７１０と並
行に入バーストと関連した論理を実行することによって
コントロール７１０を援助することである。

入バイトの状態がＦＳＭ７２２によって決定されると、
ジャンプアドレスがパス７３４に置かれる。

このジャンプアドレスは入バイトを処理するのに適した
ＦＲＯＭ７０２のマイクロコード化サブルーチンのロケ
ーションである。この形式のジャンプは代表館にはチャ
ネル時間当り１回遂行される。

適当なジャンプアドレスは本質的には２つの基部または
状態、すなわち、キャラクタ状態およびチャネル状態に
よってＦ　Ｓ　、’、（７２２により決定される。理解
できるように、入バイトの状態は、　ｆｆに、同じバー
ストまたはチャネルの前位のバイトの状態に依存する。

状態の関連は以下に記載するように状態図に最良に例示
されている。

第２′５図はキャラクタ状態図７５０を示す。キャラク
タ状態には次の３つの状態、すなわち、ブ検出、および
ブロック７５６のＦ　Ｔ、　Ａ　Ｃ検出である。各状部
は入バイトおよび［１４じバーストまたはチャネルの前
位のバイトの状態によって決定される。このプロセスは
クリア状部において初１リノ設定される。ＤＬＦＪまた
はＦＬＡＧキャラクタ以外のバイトが受信される場合に
は、状態はクリアにとどまる。受信バイトがＤＬＥであ
る場合には、状態はＤＬＥ検出に斐わる。受１」バイト
がＦ　Ｔ、　Ａ　ｒｒである場合には、状態はクリアか
らＦＬＡＧ検出に変わる。クリア状態はいずれかの形式
のバーストキャラクタ、すな才〕ち、Ｌ（御キャラクタ
または情報キャラクタ、が受信できるということを指示
する。２つの制９Ｊキャラクタはｌ〕Ｌ　ＥおよびＦ　
Ｌ　Ａ　Ｇである。

状態がＤＬＥ検出であると、状態は任意のバイトを受信
したときにクリアに戻る。ｉ）　Ｌ　Ｅに続く任意のキ
ャラクタは制御キャラクタではなくてｊ’？？報キャラ
クタとして解釈される。

状態がＦＬＡＧ検出であるときに、他の制御キャラクタ
以外の任意のキャラクタが受信されると、状態はクリア
に戻る。別のＦＬＡＧキャラクタが受信されると、状態
はＦＬＡＧ検出にとどまる。

ＤＬＥギャラクタが受信されると、状態はＯＬＥ検出に
変わる。次のキャラクタがデータキャラクタであるとい
うことをＤＬＥキャラクタが指示する場合には、ＤＬＥ
検出から直接ＦＬＡＧ検出に変わる可能性はない。ＦＬ
ＡＧはバーストの終了または空きチャネルを指示する。

ＦＬＡＧ検出からクリアへの転移は第１のｆｔ、ｉＪ　
仰でないキャラクタ、すなわち、ＦＩ、ＡＧでもなく、
またＤＬＥでもないキャラクタを受信したときに生じる
。

第２４図はチャネル状總図８００を示す。この図は入バ
ーストを処理しているときのチャネル状７８（間の制御
の流れを示す。初期状態はブロック８０２のバーストヘ
ッダの第１のバイトの受信２待つ状態である。いずれか
の制御キャラクタ（ＤＬＥまたはＦＬＡＧ　）が受イイ
される場合には、状態は変わらない。好ましい一実施例
においてζ：ｔ。

ＦＬＡＧキャラクタは空きチャネルで伝送される。

ブロック８０４の第２のヘッダキャラクタを待つ状態に
変わる。同様に、状態はいずれの場合にも制御でないキ
ャラクタを受信すると、ブロック８０６および８０８の
第３および第４のヘッダバイトを待つ状態にそれぞれ変
わる。ブロック８０４．８０６、およびＢＯ２において
、状態はＤＬＥを受信したときには変化しない。

ヘッダの処理中、ＦＬＡＧが受信される場合には、ヘッ
ダ（バーストのあて先を含む）に誤りがある。疑問のあ
て先によりバーストの伝送はブロック８１４に示すよう
に打ち切られる。同じ塩出のため、バーストの伝送は、
矢印８１８によって指示されるように、第４のヘッダバ
イトを受信した後でバーストヘッダ・チェックキャラク
タ（ＢＣＣ）が有効でない（確認されない）　ｒ、ｈ合
には、打ち切られる。（ＢＣＣは上ではへラダチェック
シーケンスと呼ばれている。）バーストの伝送が打ち切
られると、バーストのバイトはＦＬＡＧが受信されるま
でブロック８１４において再伝送されることなしに処理
され、ＦＬＡＧの受（ｉにより状態はブロック８１２の
終了シーケンスの受信を待つ状態に変わる。システム終
了シーケンスが単一のフラグである場合には、制御は直
接ブロック８１２を通ってブロック８０２の空き状態に
戻る。終了シーケンスが１つ以上のキャラクタ、例えば
５キヤラクタの少なくとも３つのＦＬＡＧである場合に
は、制御は終了シーケンスを首尾よく受信するまで、ブ
ロック８１２にとどまる。

ブロック８０８において第４のヘッダバイトを受イーし
、かつバーストチェックキャラクタの上首尾の碓詔の後
、制御はブロック８１０に進み、このブロック８１０に
おいてバーストの情報部分が処理される。Ｆ　ＬＡＧ′
ｆｉ：受信したときに、状態はブロック８１２における
終了シーケンスを待つ状態に変わる。

制御バーストは、内部の管理の目的で、末端使用者間で
はなくてスイッチ間に送られるものである。制御バース
トの一例はスイッチのルーティングテーブルの変化であ
る。制御バーストはブロック８０８において検出するこ
とができる。制仙１バーストが受信される場合には、状
態はブロック８１６に逸み、ここで制御バーストが処理
される。

ＦＬＡＧを受信すると、制御はブロック８１６がらブロ
ック８１２に進み、ここで終了シーケンス（もしある場
合には）を待つ。

有限状態マシン７２２は第２３図の３つのブロックに示
す３つのキャラクタ状態と、第２４図の８つのプ豐ツク
に示す８つのチャネル状態を有する。両図面の各ブロッ
クは２３Ｍ７２２の独自の状態に対応する。第２２図を
参照すると、入バーストを処理するための論理はコント
ロール７１０とＦＳＭ７２２との間に込み入った状態で
結合される。コントロール７１０は２３Ｍ７２２を初期
設定する。入バイトを受信したときに、２３Ｍ７２２は
その適正な状態を決定し、この状態に対応するジャンプ
アドレスをバス７３４に置く。本刷ｒａ書において使用
されるときには、［バスＪという用語はパス７３４およ
び他の場合と同様に、シングルエントリ・シングルエグ
ジット・データ経路を含む。コントロール７１０は入バ
イトを処理するための適当なマイク四コード化サブルー
チンのロケーションであるパス７３４のアドレスにジャ
ンプする。バイトを処理した後、コント０−ルア１０は
データ／アドレスバス７１２を介して２３Ｍ７２２にフ
ィードバックを提供する。コントロール７１０によって
提供されるフィードバックを使用して、２３Ｍ７２２は
次のフレームの同じチャネルで次のバイトを受信するた
めの適正な状態号決定する。かくして、各構成要素はス
イッチングプロセッサの適正な機能に肝要な情報を他の
構成要素に提供する。

スイッチングプロセッサの基本命令セットが表２に示さ
れている。表２に示すように、４群の命令、すなわち、
移動、演算処理装置（ＡＬＵ　）命令１ジヤンプ、およ
び雑命令がある。

ｇ　−一　・　ず　・−：、２二と２二ご２二　　ヘσ
−１３−ｇ３　−　　−　　ａｇ　　　　　　　　　　
　　　　　　　　　　　　　　　　　ｏ　　・　−＋Ｐ
Ｓ　　町　町　町　η　町　町　　　　轡　町　−η　
町　町　η　η　η　　　　関　−紬スイッチングプロ
セッサの一般的動作は次の通りである。

ｔ　チャネルカウントが進められ、現在チャネルのパラ
メータが局部メモリから取り出される。

２　次のバイトが入力プロセッサの外部インターフェー
スから、または出力プロセッサのキャラクタメモリから
入力される。

＆　チャネル状態および受信バイトに基づいて処理が行
なわれる。

４、　次のキャラクタが入力プロセッサによってキャラ
クタメモリに、あるいは出力プロセッサに対する外部イ
ンターフェースに出力される。

５、適当なリクエストが待ち行列シーケンサインターフ
ェースを介して待ち行列シーケンサに発生される。各ス
イッチングプロセッサは各チャネル時間ごとに待ち行列
シーケンサリクエストを発生する。

待ち行列シーケンサはリンクスイッチの、またはハブス
イッチのリンクインターフェースのメモリ管理プロセッ
サである。リンクスイッチは独立に動作する、かつ共通
キャラクタメモリを介して互いに通信する入力および出
力プロセッサを含む。

入力プロセッサは入通信リンクまたはボートから情報を
受信し、それをキャラクタメモリの結合されたバッファ
に記憶する。

出力プロセッサは情報をキャラクタメモリから取り出し
てそれを出リンク、ｔ：　　）、またはハブに置く。待
ち行列シーケンサはバッファの管理を行ない、適当なバ
ッファをそれぞれに割当てることによって入力プロセッ
サを出力プロセッサに接続する。

待ち行列シーケンサはバッファを！理するために１結合
されたりストデータ構造を使用する。バッファはそれら
が含んでいるバーストのあて先およびバースト形式に対
応する待ち行列に散かれる。

未使用のすべてのバッファは自由待ち行列と呼ばれる別
個の待ち行列に置かれる。バーストが→レーム時間とバ
ッファの長さとを掛けた時間より長い間記憶されると、
バッファは無限長の弾性（工ラスチック）記憶装置を提
供するような態様で他のバッファに連鎖される。

バーストの開始時に、入力プロセッサは待ち行列シーケ
ンサに「エンキュー」リクエストを発生し、待ち行列シ
ーケンサはバーストに対応する出力待ち行列にエントリ
を置く。空き出力チャネルに接近すると、出力プロセッ
サは待ち行列シーケンサに「デキュー」リクエストを発
生し、待ち行列シーケンサは出力チャネルを待つ最高優
先度のバーストのアドレスを提供する。本明細書におい
て使用される用語「エンキュー」は待ち行列にエントリ
を加えることを意味し、また用語「デキュー」は逆の意
味、すなわち、待ち行列からエントリを削除することを
意味する。

バーストの開始前に、入力プロセッサは待ち行列シーケ
ンサに「ゲット・バッファ」リクエストを発生し、待ち
行列シーケンサは自由待ち行列リストから次の利用でき
るバッファのアドレスで応答する。バッファの最後のキ
ャラクタを送出した後、出力プロセッサは待ち行列シー
ケンサにバッファを自由待ち行列リストに置くように指
示する「プツト・バッファ」リクエストを発生する。

待ち行列シーケンサは長時間の間待ち行列化されたバー
ストに対するバッファの連鎖をＷ　ｇする。

データキャラクタをキャラクタメモリに記憶すると、入
力スイッチングプロセッサは「インコン」リクエストを
待ち行列シーケンサに発生する。待ち行列シーケンサは
、バッファが連鎖された場合。

には、スイッチングプロセッサに新しいバッファを戻す
。同様に、出力プロセッサはバーストのデータキャラク
タを処理している開「デフン」リクエストを発生する。

バッファが連鎖された場合には、新しいバッファアドレ
スが待ち行列シーケンサによって出力プロセッサに提供
される。

待ち行列シーケンサは種々のスイッチングプロセッサと
は独立にかつ実質的に並列に、待ち行列の管理を遂行す
る。初期設定時に、待ち行列シーケンサはキャラクタメ
モリのバッファ（空のバッファ）のすべてを自由待ち行
列リス（に置く。動作中、待ち行列シーケンサは種々の
スイッチングプロセッサに対して自由待ち行列リストか
らおよびリストヘバツ７アを割当てかつ引き渡す。出力
を待つ新しいバーストが存在しないときには、出力待ち
行列は空である。

第２５図は待ち行列シーケンサのアーキテクチャを記載
するブロック図である。コントロール８６０、レジスタ
８５４、ＡＬＵ８５６、およびＲＡＭ８５８はそれぞれ
内部データ／アドレスバス８６２と結合されている。Ｆ
ＲＯＭ８５２は命令バス８７６およびアドレスバス８７
４を介してフントロール８６０と結合されている。これ
らブロックはスイッチングプロセッサに関して上記した
のと本質的に同じ機能を実行する。第２５図のＲＡＭ８
５８は待ち行列シーケンサの内部の１部として示されて
いる。第２１図において、ＱＭ６０２は待ち行列シーケ
ンサから離れた別個のメモリ構成要素として概念的に示
されている。第２５図は好ましい一実施例である。

待ち行列シーケンサは図面にＱＳ　−ＢＵＳと指示され
た待ち行列シーケンサバスを介してスイッチングプロセ
ッサとインターフェースする。このインターフェースは
２つの部分、すなわち入力および出力、に分割される。

出力インターフェース（ＯＵＴ−ＩＰ）８６４はデータ
／アドレスバス８６２と結合される入力インターフェー
ス（ＩＮ−ＩＦ）８６６は７アーストイン・ファースト
アウトバッファ（ＦＩＦＯ）８６　Ｂと結合され、ＦＩ
ＦＯ８６Ｂはスイッチングプロセッサと待ち行列シーケ
ンサ間の入力バッファの場合のように動作する。種々の
スイッチングプロセッサは独立に待ち行列シーケンサに
リクエスト企発生する。

スイッチングプロセッサが待ち行列シーケンサバスへの
アクセスを獲得すると、このプロセッサはＦＩＦＯ８６
８の頂部にリクエストを記憶する。

待ち行列シーケンサがリクエストの処理を完了すると、
このシーケンサは次の制御を、１つである場合には、Ｐ
ＩＦ０８６８の底部から得る。ＰＩＦ０８６８にリクエ
ストが存在しない場合には、待ち行列シーケンサは空き
ループでのリクエストの受信を待つ。

ＦＩＦＯ８６８は種々のスイッチングプロセッサからの
リクエストを優先度群内に先着順サービスの順序で記憶
する。これらＦＩＦＯは商業的に入手できるＦＩＦＯ集
積チップおよび制御論理を使用して実現できる。各ＦＩ
ＦＯの出力は次の未決定のリクエストである。このリク
エストはＦＲＯＭ８５２のアドレスにルックアップテー
ブルを介してマツピングされる。このアドレスはそのリ
クエストに対応するマイクロコードルーチンに対するジ
ャンプアドレスとしてコントロール８６０によって使用
されるものである。待ち行列シーケンサ８５０は一組が
通常優先度のリクエストに対するＦＩＦＯであり、他の
組が高い優先度のリクエストに対するＦＩＦＯである２
組のＦＩＦＯを含む。高い優先度のＦＩＦＯに任意のリ
クエストが存在する場合には、その出力は次の未決定の
リクエストとして取り出される。その他の場合には、通
常優先度のＦＩＦＯの出力が使用される。

エンキュー／デキュー８７０は出力待ち行列の各あて先
に対する未決定ワークのインデックスを更新するのに使
用される論理を含む。バーストがそのバースト形式の未
決定の他のバーストを持たないあて先に対する待ち行列
に加えられると、そのバースト形式に対応するビットが
そのあて先のインデックスにセットされなければならな
い。これはバースト形式フィールドをデコードし、その
結果とインデックスとのＡＮＤをとり、そして最終結果
をインデックスとして記憶することによって行なわれる
。出力プロセッサがデキューを要求すると、エンキュー
／デキュー８７０は２つのタスクを実行する。第１は、
最高優先度のバースト形式の未決定がインデックスレジ
スタから取り出さなければならない。これは優先度エン
コーダおよびデコーダな使用して行なうことができる。

第２は、インデックスレジスタ内のバースト形式に対応
するビットは、デキューされるバーストがそのバースト
形式の最後のバーストの未決定である場合に、リセット
されなければならない。こねはインデックスと最高優先
度のバースト形式の未決定の補数とのＯＲをとることに
よって行なうことができる。エンキュー／デキュー論理
によって実行される動作はまた、コントロー／Ｉ／８６
０によっていくつかの命令で実行するこ°とができ、あ
るいは上述した動作が論理に組込まれたカスタムＡＬＵ
を使用して行なうことができる。

待ち行列シーケンサにおいて、ＰＲＯＭ８５２は２５６
ワードを有し、各ワードは６４ビツトの長さを有する。

命令ワードの長さから実現される速度およびデコード上
の利点はスイッチングプロセッサのＦＲＯＭに対して記
載したのと同じである。

ＲＡＭ　８５８は２，０４８バイトのデータメモリを含
む。次の２つの形式の情報がＲＡＭ８５８に記憶される
。すなわち、キャラクタメモリの各バッファの管理情報
とスイッチングプロセッサメモリの各待ち行列の管理情
報である。

ＡＬＵ８５６の演算および論理動作はインクリメントお
よびデクリメントするための手段を含む。

レジスタ８５４は８ビツト内部データおよびアドレスバ
ス８６２をアクセスする。待ち行列シーケンサレジスタ
は表３に特定されており、次の通りである。

スイッチングプロセッサの中央制御装置および待ち行列
シーケンサに対する負荷を減少させるために、リンクス
イッチの種々のインターフェースがバスの転送を独立に
実行するように設計された。

この技術はこの分野では知られている。第２５Ａ図はス
イッチングプロセッサおよび待ち行列シーケンサの任意
のインターフェースとして適当に変形することにより使
用できるハンドシェイク論理を使用するインターフェー
ス回路のプ四ツク図９９００である。

第２５Ａ図は２つのプロセッサＡと８間のインターフェ
ースを示す。プロセッサＢと通信するために、プロセッ
サＡは送出されるべきデータをその内部バス９０２に置
き、送出ライン９０４を付勢する。外部バス９０６を通
る転送のタイミングはバス調停論理９０８によって制御
される。データを受信するために、プロセッサＢは受信
ライン９１０を付勢し、その内部バス９１２からデータ
を読み出す。

この形式のインターフェースは同期または非同期で動作
可能である。このインターフェースは異なるプロセッサ
の論理間を、およびバス間を通信するのに使用できる。

この場合には、ラッチＡ１ラッチＢ１または両方をバッ
ファと交換してもよい。第２２図において、ＱＳ−ＩＦ
７１４およびＣＭ−ＩＦ７１８は後者の形式のものであ
る。第２５図において、０ＵＴ−ＩＦ８６４およびＩＮ
−ＩＦ８６６もまた、後者の形式のものである。

待ち行列シーケンサの基本命令セットは表４に示されて
いる。

表　　４ 待ち行列シーケンサの動作は種々のスイッチングプロセ
ッサによってＰＩＦ０８６８に置かれたコマンドまたは
リクエストによって制御される。

各リクエストはＦＲＯＭ８５２に記憶されたマイクロコ
ード化サブルーチンに対応する。

動作開始時に、待ち行列シーケンサはＲＡＭ８５８を初
期設定する。このタスクはすべての待ち行列を空きにセ
ットし、すべてのバッファを空きにセットし、そしてす
べてのバッファを自由待ち行列リストに置くことよりな
る。

待ち行列シーケンサは、次に、その空きループに入る。

この空きループにおいて待ち行列シーケンサはＰＩＦ０
８６Ｂを質問してリクエストが到着したか否かを決定す
る。リクエストが存在するときには、ＦＩＦＯジャンプ
命令が実行される。

これは特定のリクエストを実現するマイクルコード化ル
ーチンの始めに制御を転送する。

ルーチンの終了時に、ＰＩＦ０８６Ｂは再び次のリクエ
ストに対して、もしある場合には、質問される。他のリ
クエストが存在する場合には、このリクエストを実現す
るために適正なＦＩＦＯジャンプが実行される。リクエ
ストが存在しない場合には、待ち行列シーケンサ空きル
ープが再び始められる。

上記したように、スイッチングプロセッサおよび待ち行
列シーケンサは協働して動作し、リンクスイッチ（また
はハブスイッチのリンクインターフェース）にインライ
ンの総合スイッチングを遂行させるのに必要なｍ＆上の
利点を提供する。この速度上の利点はアーキテクチャの
賢明な設計によって実現される。中央メモリはキャラク
タ部分と管理部分に分割され、それによってメモリのフ
ンテンションを減少させる。待ち行列シーケンサは種々
のスイッチングプロセッサと並行して動作し、かつメモ
リの管理部分に関係した特殊のタスクを実行するように
設計されている。

スイッチングプロセッサおよび待ち行列シーケンサの広
範囲の命令フォーマットはデコードの遅延なしにプロセ
ッサ信号の直接の付勢を可能にする。この広範囲の命令
フォーマットは１つ以上のプロセッサ動作が同時に遂行
されるようにする。

より短かい命令ワードは追加のデコード遅延をまねき、
そして命令当り１つの動作のみを維持する。

命令取出しが前の命令の実行とオーバラップする動作の
バイブラインモードは非パイプラインモードの動作より
も動作の連友が速い。

スイッチングプロセッサおよび待ち行列シーケンサの特
殊のインターフェースはいったん始動すると、終了まで
動作し続ける。従って、どのプロセッサも入力／出力タ
スクの結果として遅延されない。ソフトウェアで実行さ
れた場合にもつと時間を要するであろうアクションを早
くするために特殊ハードウェアが用意されている。この
特殊論理の例は有限状態マシン、梱々のインターフェー
ス、およびエンキュー／デキュー論理である。

スイッチングプロセッサおよび待ち行列シーケンサのア
ーキテクチャはこれら特徴を組み入れて処理効率を最適
にしており、その結果、総合インラインスイッチングの
厳しい時間拘束が達成できる。

表５はスイッチングプロセッサの特殊のアーキテクチャ
の特徴から生じるこのスイッチングプロセッサの速度上
昇係数（７アクタ）の推定を含む。

表６は待ち行列シーケンサの特殊のアーキテクチャから
生じる同様の速度上昇の推定を含む。表７はリンクスイ
ッチのアーキテクチャのまたはハブスイッチのリンクイ
ンターフェースの速度上昇の推定を含む。これら表にお
けるエントリは６ＭＨｚのクロックを有しかつ特殊のサ
ポートハードウェアのない現在の技術の仮想の代表的マ
イクロプロセッサを使用する同様のアーキテクチャと比
較して行なわれた大ざっばな推定である。これら表の係
数は独立でもなければ相互に排他的でもない。

従って、インラインスイッチング機能に対する全体の速
度上昇係数は種々の係数の積を計算しても得ることがで
きない。これら表はそれぞれのプロセッサのアーキテク
チャを理解する補助として提供されたものである。バー
ストスイッチングの実施例において得られた全体の速度
の上昇は約２０倍であるということが経験から分った。

この相当な速度の上昇係数は上記した種々のインライン
スイッチング機能の実行を可能にする。

表　　５ スイッチングプロセッサ 速度上昇係数の推定 特徴　　　　　　係数　　メカニズム 減少命令セット　　５　　より速いサイクル詩間：外部
メモリアクセスなし 簡単な命令 少ない命令のデフード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（約５０％） キャラクタおよびチ　ｔ５　より少ない命令ヤネル状態
に対する　　　　（約３３％）有限状態マシン 独立インターフエ　ｔ３　ソフトウェアのバス認可を一
ス　　　　　　　　　　　待つ必要なしデュアルボー）
　　　１）　　待ち行列シーケンサからイＲＡＭ　　　
　　　　　　　　ンタラブトを待つ必要なし表　　６ 待ち行列シーケンサ 速度上昇係数の推定 特徴　　　　　　　係数　　メカニズム減少命令セット
　　５　　より速いサイクル時間：外部メモリアクセス
なし 簡単な命令 少ない命令のデフード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（約５０％） 独立インターフエ　１３　ソフトウェアのバス認可を一
ス　　　　　　　　　　　待つ必要なしエンキュー／デ
キ　ｔ５　臨界的経路においてニューハードウェア　　
　　デキューに対する９つの命令およびエンキューに対
す る６つの命令の代りに１サ イクル 表　　７ 速度上昇係数の推定 特徴　　　　　　　係数　　メカニズム待ち行列シーケ
ンサ　２　　スイッチングプロセッサが連続およびメモ
リ管理機能 を実行する必要なし 待ち行列シーケンサ　ｔ５　スイッチングプロセッサか
のＦＩＦＯ待ち行列シーケンサの準備 状態を待つ必要なし 待ち行列シーケンサがワー クロードをバランスできる 別個の待ち行列シー　ｔ３　メモリへの並行アクセスケ
ンサおよびキャラ　　　　各パスのフンテンション減り
タメモリバス　　　　　　少 スイッチングプロセッサおよび待ち行列シーケンサは特
殊目的シーケンサである。両方とも複数の特殊レジスタ
、ＲＡＭ、および他のハードウェア構造を制御するマイ
クロプログラムを有する。

これらマイクロプログラムはまた、ジャンプおよび分岐
を指示する制御の流れ↑ｌＩ４１ｆも含む。マイクロプ
ログラムフォーマットは制御されるハート°つエアに特
定している。各ハードウェア機能を制御する１つのビッ
トまたは一部のビットがある。

待ち行列シーケンサに対するマイクロコードフォーマッ
トは第２７図に示されている。マイクロコードは６４ビ
ツトの中ＩＪを有し、８つの８ビツトバイトとして構成
されている。第１のバイトは待ち行列シーケンサの局部
メモリをアドレスバスを通じてアドレスするために使用
されるアッパー・アドレスバイトである。このバスはま
た、レジスタを通じて制御することもでき、この場合に
はアッパー・アドレス出力バイト（ＵＡＤＤＯＵＴ）が
すべて１である。マイクロコードの＠２（２番目）のバ
イトはローア−・アドレスパラメータ（ＬＡＤＤＯＵＴ
　）および腎択コード（ＳＥＬ）を含む。ローア−・ア
ドレスパラメータは局部メモリをアドレスするために丈
用される。選択コードは本質的にはジャンプおよび分岐
を制御する次のマイクロフードアドレスがどこから到来
するかを決定する。

マイクロコードの第３（Ｓ番目）のバイトはＮＥＸＴＡ
ＤＤパラメータを含む。これはジャンプするときにのみ
使用され、かつジャンプされるべき命令のアドレスを含
む。第４（４番目）のバイトはデータバスに置かれるべ
き即値（イミデイエイト）データ（ＤＡＴＡＯＵＴ）を
含む。これは定数がマイクロコードから任意のレジスタ
に導入されることを可能にする。マイクロコードの第５
（５番目）のバイトはＮＡＥＮビットと５つの書込み許
容（イネーブル）ビット（ＷＥＮ）を含む。ＮＡＥＮビ
ットはケース分岐を制御する。このビットがアクティブ
であると、次のマイクロコードアドレスは実行されるべ
き次のルーチンを含むマツピングＦＲＯＭから取出され
る。これはマイクロプログラマブル・コンピュータの命
令を取出してデコードすることに類似している。書込み
許容ビットはレジスタへの情報の書込みを制御する。こ
れらビットの任意のものがアクティブであると、データ
バスにあるものはすべて指定されたレジスタに書込まれ
る。任意数のレジスタが同時に書き込まれ得る。次の５
つの書込み許容ビットがある。インデックスレジスタＩ
　ＲＥＧ　、バッファ出力レジスタＢＵＦＯ，主（局部
）メモリＭＭＥＭ、データレジスタＤＲＥＧ、および一
時レジスタＴＥＭＰである。

マイクロプログラムワードの第６（６番目）のワードは
データ読出しビット（ＤＤ）を含む。これらビットの制
御のもとで、レジスタ内の情報はデータバスに置かれる
。一度に１つのレジスタだけを読出すことができる。次
の８つのデータビットがある。ＡＮＤ回路の内容ＡＮＤ
（インデックスレジスタから１つのビットを取り除く）
、ＸＮＯＲ回路（インデックスレジスタに１つのビット
を加える）、カウンタＣＮＴＲ，バッファレジスタＢＵ
ＦＦ、マイクロプログラムワードのデータ出力フィール
ド５ＥＱＵ、メモリ出力ＭＭＥＭ、データレジスタＤＲ
ＥＧ、および一時しジスタＴＥＭＰである。

マイクロプログラムワードの第７　（７＠目）のバイト
はアッパーアドレスビット（ＵＡＥＮ）およびミドルア
ドレスピッ）　（ＭＡＥＮ）を含む。これらビットの制
御のもとで、レジスタからの情報はアドレスバスにある
いはアドレスバスの一部に置かれる。任意の与えられた
時間に１つのＵＡＥＮまたはＭＡＥＮだけがアクティブ
である。次の３つのミドルアドレスレジスタがある。バ
ースト形式レジスタＢＴＹＰ、インデックスレジスタＩ
ＲＥＧ、およびシーケンサからのデータ５ＥＱＵである
。これらはデータをアドレスバスの３つの最下位ビット
に置く。５つのアッパーアドレスレジスタはデータをア
ドレス？（ス全体に置く。これらはバッファレジスタＢ
ＵＦＦ、シーケンサデータ５ＥＱＵ、待ち行列レジスタ
ＱＵＥＵＥ、データレジスタＤＲＥＧ。

および一時レジスタＴＥＭＰである。

マイクロフードワードの第８（８ｉ目）のワードは雑制
御ピッ）（ＭＩＳＣ）を含む。ＤＱＲｌおよびＤＱＲＯ
はデキューリクエストの完了をＬＯＰ　１およびＬＯＰ
Ｏにそれぞれ通報する。Ｂ／Ｑは最上位の局部メモリア
ドレスビットを制御し、従ってバッファパラメータまた
は待ち行列パラメータをアドレスする。Ｂ／Ｔは待ち行
列インデックス（これは優先度によって未決定の仕事の
トラックを保持する）の操作のためにインデックスレジ
スタまたはバースト形式レジスタのいずれかの選択を制
御する。Ｄ／ＵはＬＩＰおよびＬＯＰに対するバッファ
カウントの操作のために、カウンタがアップ計数するか
、あるいはダウン計数するかを決定する。ＣＮＴＥＮは
カウンタの動作を制御する。ＰＳＴＲおよびＮ５ＴＲは
高優先度および通常優先度のＦＩＦＯの出力レジスタを
それぞれストローブする。

第２６図はスイッチングプロセッサに対するマイクロコ
ードフォーマットを示す。このフォーマットは待ち行列
シーケンサのものと類似しているが、しかしビットの多
くの機能が相違する。第１のバイトはスイッチングプロ
セッサに対して５ビツトだけであるアドレス出力データ
（ＵＡＤＤＯＵＴ）を含む。このバイＦの最上位ビット
は局部メモリの最上位アドレスビットを制御し、従って
チャネルパラメータまたはスイッチングプロセッサのル
ーティングテーブルをアドレスする。マイクロコードの
第２のバイトは次のアドレスフィールド（ＮＥＸＴＡＤ
Ｄ）を含み、第３のバイトはデータフィールド（ＤＡＴ
ＡＯｌＪＴ　）である。これらは待ち行列シーケンサマ
イクロフードの同じフィールドに類似している。

スイッチングプロセッサマイクロコードは１０の書込み
許容ビットを有する。バイト４の８つとバイト７の２つ
である。これらはデータバスから１０の異なる場所にデ
ータが書込まれることを可能にする。これら場所は局部
メモりＬＭＥＮ　　ＩＮ。

バースト形式レジスタＢＴＹＰ、出力レジスタ０ＵＴＰ
。

ＡＬＵの入力レジスタＡＲＥＧ　、キャラクタ状態レジ
スタＣＨＲ８ＩＮ、チャネル状態レジスタＣＨＮＳＩＮ
、インデックスレジスタＩＮＤＸ、待ち行列レジスタＱ
ＵＥＵ、待ち行列シーケンサリクエストラッチＱＳＲＥ
Ｑ、および入力ストロープラッチＩＮＰＵＴ　　ＳＴＲ
である。

マイクロワードの５番目のバイトはデータ許容コントロ
ール（ＤＤ）を含む。これらはデータがレジスタからデ
ータバスに転送されることを可能にする７つのビットで
ある。この７つのレジスタはマイクロワードデータ出カ
フイールドからのデータ５ＥＱＤ、スイッチングプロセ
ッサの局部アドレススイッチ０ＷＮＳ、キャラクタ状態
出力レジスタＣＨＲ３０ｔｌＴ、ＡＬＵ出力レジし、　
タＡＬｔＪＯ，入カレジスタＩＰＵＴ、バッファレジス
タＢＵＦＦ、および局部メモリＬＭＥＭ　ＯＵＴである
。

マイクロワードの６番目のバイトはスイッチングプロセ
ッサのＡＬＵを制御する。これはＡＬＵに加算、減算、
シフ）、ＸＯＲ，あるいは他の機能を遂行させるように
指示する６ビツトのコード化制御ワードを含む。マイク
ロワードの第７のバイトは２つの書込み許容、すなわち
、チャネルスタートラッチのリセットＲ３Ｔ　　５ＴＲ
ＴとデキューリクエストラッチコントロールＤＥＱを含
む。第８のバイトは命令のシーケンスを制御するビット
を含む。これらはマイクロワードのＮＥＸＴＡＤＤフィ
ールドから次のアドレスを取す出す、ッ。

ＥＰＡ　　ＳＥＬ、キャラクタおよびチャネル状態に依
存して次のアドレスを選択するビットＮＡ　　ＳＥＬ。

およびスイッチングプロセッサの他の部分がらのフィー
ドバックに基づいた条件付きジャンプを制御する４ビツ
トＳＥＬである。

マイクレコードの発生を容易にするために、カスタムア
センブラが待ち行列シーケンサおよびスイッチングプロ
セッサに対して実現されている。

これらアセンブラは入力として上記したフォーマットの
アセンブリコードルーチンおよび出力マイクロコードを
取る。アセンブリコードに対するフォーマットはスイッ
チングプロセッサおよび待ち行列シーケンサに対するも
のと類似している。アセンブリステートメントはマイク
ロワード全部またはマイクロワードの一部を発生する。

アセンブラ出力ステートメントが同じマイクロコードビ
ットに対して競合しないかぎり、これらステートメント
は同じマイクロワードに組み入れることができる。

メモリのアドレス指定は待ち行列シーケンサとスイッチ
ングプロセッサとで、それらのメモリフォーマットの相
違を反映して、異なっている。待ち行列シーケンサのメ
モリ形態は第２８図に示されている。

待ち行列シーケンサの局部メモリは共有メモリの各バッ
ファに対するパランご夕および各待ち行列に対するパラ
メータを保持する。これはメモリに対するアドレス指定
シンタックスに反映される。

すなわち、バッファパラメータは（ｂ、　＊ｌｋ＊＊＊
Ｉｋ）によってアドレスされ、他方待ち行列パラメータ
は（ｑ、　＊＊＊＊＊＊米）によってアドレスされる。

次の３つのバッファパラメータがある。すなわち、バッ
ファのキャラクタのカウント（ＣＮＴ）、与えられたバ
ーストのこのバッファに取って代るもの（ＳＵＣＣ）　
、およびこのバーストと同じ待ち行列の次のバッファ（
ＮＥＸＴ）である。これらパラメータはローア−アドレ
スバスによってアドレスされ、通常はシンボル定α（Ａ
ｃＮＴ、’５ＳＵＣＣ。

＋ＮＥＸ’Ｔ）によってアドレスされる。検査されてい
るバッファはアッパーアドレスバスを通じてアドレスさ
れ、また定数でまたはレジスタの′内容でアドレスする
ことができる。例えば、ステートメント ｍｏｖ　−ｄｒａｇ　＝　（ｂ、　−ｂｕｕｉｆ、　六
ｃｎｔ　）はバッファレジスタ内のバッファ（通常は与
えられたチャネルに対する現在バッファ）のカウントパ
ラメータをデータレジスタに移動させることを意味する
。

待ち行列パラメータはミドルアドレスバスを通じてアド
レスされる。これはアッパーアドレスビットを５つの最
上位ビットおよび３つの最下位ビットに分ける。５つの
最上位ビットはあて先（出力リンクまたはボート）によ
って特定の待ち行列をアドレスし、３つの最下位ビット
はバースト形式によって待ち行列をアドレスする。各待
ち行列は３つのパラメータを有する。すなわち、待ち行
列の最後のバーストのアドレスを保持する待ち行列底部
（ＢＯＴ　Ｌ待ち行列の最籾の（最も古い）バーストの
アドレスを含む待ち行列頂部（ＴＯＰ）、および与えら
れたあて先に対するバースト形式のうちでアクティブバ
ースを有するもののトラックを保持する待ち行列インデ
ックス（ＩＮＤＥＸ）である。このインデックスはバー
スト形式０においてのみアクティブであり、従って通常
は定数（ｑ。

−ｑｕｅｕｅ、　＋００００．４１ｎｄｘ）でアドレス
される。

頂部および底部パラメータは通常、２つのレジスタ、す
なわち、１つがあて先に対するもので他の１つがバース
ト形式に対するもの、によりアドレスされる。例えば、
ステートメント ｍｏｖ　（ｑ、　−ｑｕｅｕｅ、　−ｔｙｐ、　色ｂｏ
ｔ　）＝−ｂｕｆｆはバッファレジスタの内容を待ち行
列レジスタ内の待ち行列のもとのバースト形式レジスタ
のバースト形式の底部パラメータに移動させる。通常、
これは現在待ち行列の底部に現在バッファを加えること
になる。また、待ち行列パラメータは定数でアドレスす
ることができ、従ってステートメント ｍｏｗ　−ｔｅｍｐ　＝　（ｑ、−ｑｕｅｕ、＄０００
２．４ｂｏｔ　）、および ｍｏｗ　−ｔｅｍｐ　＝　（ｑ、　４ｆｒｅｅｑ、　４
ｔｏｐ　）は有効なステートメントである。

スイッチングプロセッサは異なるメモリアドレス７オー
マツトを有し、従ってスイッチングプロセッサに対する
移動ステートメントのシンタックスは僅かに相違する。

スイッチングプロセッサのメモリ形態は第２９図に示さ
れている。

スイッチングプロセッサの局部メモリは２つのアドレス
バスによってアドレスされる。アッパーアドレスバスは
マイクロワードから直接制御され、１０のパラメータの
うちの１つをアドレスする。

これらパラメータのうちの９つは与えられたチャネルに
特定のものである。すなわち、そのチャネルで到来する
キャラクタの状［４（ＣＨＡＲ５Ｔ：ＦＬＡＧまたはＤ
ＬＥキャラクタにそうぐうしたか）、チャネルの状態（
ＣＨＳＴＡＴ：バーストの始まりまたは終了、等）、ア
クティブバッファの次のキャラクタのインデックス（Ｌ
ＩＰおよびＰＩＰに対してＰＵＴＩＮＤ、ＬＯＰおよび
ＰＯＰに対してＧＥＴＩＮＤ）、誤り制御パ５　メー　
タ（ＢＣＣ３ＡＶ）、ルート選定／ルート不選定指・不
離（ＭＡＲＫ）、新しいバーストを配置すべき待ち行列
（ＯＵＴＰＲＴ）、および変更されるべきルーテイング
テーブルアドレスおよびそれを変更するデータ（ＴＡＢ
ＡＤＲおよびＴＡ１３ＤＡＴ）である。アッパーアドレ
スバスの１つ以上のアドレスがルーティングテーブルエ
ントリを制御する。これらエントリはバーストもルート
選定する通信リンクを決定するために使用され、リンク
事故の場合に変更される。

スイッチングプロセッサの局部メモリもまた、ローア−
アドレスバスによってアドレスされる。

全部のチャネルパラメータに対して、これはチャネルカ
ウンタによって自動的にルリ御される。しかしながら、
ルーティングテーブルにアクセスするときには、ローア
−アドレスバスはインデックスレジスタによって制御さ
れる。かくして、命令ｍ６ｖ　（’ｐ　ｃｈａｒｓｔ　
）　＝　−ｃｈｒｓはその特定のチャネルに対するキャ
ラクタ状態パラメータに対するアドレスにおいてキャラ
クタ状態レジスタの内容を局部メモリに移動させる。こ
のように、スイッチングプロセッサのハードウェアは他
のチャネルに対して使用でき、他方その特定のチャネル
に対するパラメータは次のフレーム時間において使用す
るためにセーブされる。これに対し、ステートメント ｍｏｖ　（−１ｎｄｘ　）＝　４０００１はインデック
スレジスタによってアドレスされたルーティングテーブ
ルロケーションに定数１を移動させる。このロケーショ
ンはチャネル番号とは独立である。それ故、同じルーテ
ィングテーブルが共通のリソースとしてすべてのチャネ
ルに利用できる。

ジャンプステートメントはマイクロワードの実行の順序
を制御する。これは特定の状態に依存してマイクロアド
レスカウンタにある値をロードすることによって行なわ
れる。すべてのジャンプは実行されるのに２サイクルを
要し、従ってジャンプステートメントの後のステートメ
ントはジャンプが行なわれたか否かに関係なく実行され
る。

２つの形式のジャンプステートメントがある。

通常のジャンプとＦＩＦＯジャンプである。通常のジャ
ンプステートメントはマイクロワードのＮＥＸＴＡＤＲ
フィールドから分岐アドレスを取り出す。通常のジャン
プのフォーマットは ｊｎ”＋　１ｏｃａｔｉｏｎ である。

ＦＩＦＯジャンプは他のハードウェアから分岐アドレス
を取り出す。待ち行列シーケンサにおいて、アドレスは
一組のＦＩＦＯから取り出される。これは優先度トリー
に従ってサービスされる次のリクエストをもたらす。デ
キュー、高優先度、および低優先度の３つの優先度があ
る。１つの優先度内でリクエストは先着順の基準でサー
ビスされる。

スイッチングプロセッサにおいて、アドレスは有限状態
マシンの一部であるＦＲＯＭから取り出される。有限状
態マシンは各チャネルに対するタスクのシーケンス化を
制御する。例えば、バーストの第２のバイトが特定のチ
ャネルで処理された後、有限状態マシンは第３のバイト
が次であるということを指示し、適当なマイクロコード
への分岐を制御する。ＦＩＦＯジャンプステートメント
のフォーマットは次の通りである。

ｊｆ” 上記した画形式のジャンプステートメントにおいて帯は
条件シンボルを指示する。特定の条件にそうぐうすると
、ジャンプが実行される。その他の場合には、マイクロ
フードアドレスカウンタがインクリメントされ、次の（
引続く）命令が実行される。待ち行列シーケンサおよび
スイッチングプロセッサに対して異なる条件が利用でき
る。待ち行列シーケンサに対しては、利用可能な条件は
ＥＬ ００　　次の命令に入る ｊｎｕ　　０１　　　熱条件のジャンプｊｎｅ　　０２
　　　等しい場合にジャンプＪａｎ　　０３　　　等し
くない場合にジャンプｊｎｇ　　０４　　　大きい場合
にジャンプｊｎｌ　　０５　　　小さい場合にジャンプ
である。これらはある絶対値とデータレジスタの内容と
を比較した結果に基づいている。

スイッチングプロセッサの場合には、条件はＡＬＵ状態
レジスタからかあるいはある外部のハードウェアライン
から取り出される。スイッチングプロセッサに対して利
用できる条件は５ＥＬ ００　次の命令に入る ｊｎｕ　　０１　　無条件のジャンプ ｊｎｅ　　０２　　等しい場合にジャンプｊｎｎ　　０
５　　’Ｊしくない場合にジャンプｊｎｗ　　０４　　
アクティブのＦＬＡＧを待つ場合にジャンプ ｊｎｂ　　０５　　バッファがない場合にジャンプであ
る。例えば、命令シーケンス ％１ｏｏｐ　ｊｎｓ　４１ｏｏｐ ｏｐ は次のチャネルのスタートまでループを購成する。

ｎｏｐステートメントは不動作を表わし、１命令サイク
ルの時間をとる。

待ち行列シーケンサおよびスイッチングプロセッサに対
して利用できるいくつかの特殊命令がある。待ち行列シ
ーケンサに対してはこれら命令はｓｔ ａｔ ｎｃ ｅｃ ｉｎ ｉｎ である。ｎＢｔ命令は通常優先度のＦＩＦＯの出力レジ
スタをストローブし、従って次のリクエストを出力レジ
スタにラッチする。ｐｓｔ命令は高優先度のＦＩＦＯの
出力レジスタをストローブする。ｎＢｔ命令は通常優先
度ルーチンによって実行されねばならず、ｐａｔ命令は
高優先度ルーチンによって実行されねばならず、さもな
いとＦＩＦＯ出力レジスタの内容は変更されないま＼で
あり、同じリクエストが多くの回数サービスされること
になる。Ｉｎｃ命令はカウンタをインクリメントし、ｄ
ｅｃ命令はカウンタをデクリメントする。これらはバッ
ファのカウントパラメータを操作するのに使用される。

ｅｉｎ命令はインデックスレジλりにバーストを追加す
ることを可能にし、他方ｄｉｎ命令はバーストの除去を
可能にする。インデックスレジスタは特定のあて先に対
してなすべき仕事を有する待ち行列のトラックを保持す
るために使用される。新しいバーストが待ち行列に加え
られたときにあるいは古いバーストが除去されたときに
、トラックを更新することは重要なことである。

スイッチングプロセッサはこのプロセッサに特定の特殊
目的の命令を有する。これらはｒ＠ｔ ｓｔ ｍｏｖ　−ｏｕｔｐ　：　＝　−１ｎｐｕｔａｌｕ　卓
ｏｐｅｒａｔ１ｏｎ ｒａｑ　ｑ　ｒｅｑｕｅｓｔ である。

ｒｓｔ命令はチャネルストローブラッチをリセットする
ために使用される。あらゆるスイッチングプ四セッサル
ーチンはこれをなさなければならず、さもないと次のチ
ャネルのスタートを見逃すことになる。ｒｓｔ命令は入
力を入力レジスタにストローブする。ＬＩＰおよびＰＩ
Ｆの場合には、これは入リンクまたはボートからの入力
をラッチする。

ＬＯＰおよびＰＯＰの場合には、共有メモリからキャラ
クタを要求する。出力レジスタに書込むことは、通常の
移動ステートメントでなされているけれど、同じく特殊
目的を有する。ＬＩＰおよびＰＩＰの場合には、共有メ
モリへの書込みを開始させる。ＬＯＰおよびＰＯＰの場
合には、出力が出リンクまたはボートに送られる。

スイッチングプロセッサにおけるａｌｕ命令はＡＬＵを
制御するために使用される。このＡＬＵは複数のコード
に応答して１５レジスタ（−ａｒａｇ）とＱレジスタ（
内部）間の動作を実行し、その結果をその出力レジスタ
（−ａｌｕｏ）に置く。利用可能なＡＬＵ動作は ａ　１　ｕ　　＋　ａ　ｔ　ｏ　ｑ　；　Ａ　ＲＥ　Ｇ
の内容をＱＲＥＧへ転送ｒｅｑ命令は待ち行列シーケン
サの仕事を要求する。これはリクエストをスイッチング
プロセッサＩＤ、チャネル番号、およびノくツファ／く
ラメータとともに共イｉパスを通じて送出し、それを待
ち行列シーケンサのＦｌ、ＦＯ中にラッチすることによ
ってなされる。待ち行列シーケンサが実行できるという
各ルーチンに対するリフニストノくラメータが存在する
。例えば、命令 ｒｅｑ　４１ｎｅｓｉｍ は待ち行列シーケンサがそのスイッチングプロセッサの
そのチャネルと、関連したバッファのカウントパラメー
タをインクリメントすることを要求する。

待ち行列シーケンサマイクロコードはそれぞれがスイッ
チングプロセッサからのリクエストをサービスするルー
チンの集合として構成されている。

リクエストは未決定の仕事を有する最高優先度のＦＩＦ
Ｏから選択される。各ルーチンの終了時に、ｊｆｕ命令
が実行され、次の未決定のリクエストにジャンプする。

かくして、待ち行列シーケンサは行なうべき仕事がなく
なるまで、複数のルーチンを直列に実行し、仕事がなく
なったときに待ちループを実行する。表８に示す１５の
異なるルーチンが現在ある。

待ち行列シーケンサリクエスト ルーチン　　　定　義 ｌ　ｎ　ｃ　ｕ　ｎ　ｅ　　　ｉｎｃｒｅｍｅｎｔ　ｗ
／ｇｅｔｂｕｆｉ　ｎ　ｃ　ｕ　ｎ　１　　　ｉ　ｎｃ
ｕｎｃ　ｗ／ｅｎｑｕｅｉｎｃｃｏｎ　　　ｉｎｃ　、
　ｃｏｎｄｉｔｉｏｎａｌ　ｇｓｔｂｕｆｉｎｅｃｒｓ
　　　ｉｎｃ　、　ｃｏｎｄｉｔｉｏｎａｌ　ｒｅｓｅ
ｔｉｎｅａｎｑ　　　ｌｎｃｒｅｍｅｎｔ　ａｎｄ　ｅ
ｎｑｕ＠ｒ　ｅ　ｓ　ｅ　ｔ　　　　　　　ｒｅｓｅｔ
　　ｃｏｕｎｔｒｅｑｕｎ　　　ｒｅｓｅｔ　、　ｇｅ
ｔｂｕｆ　、　ｅｎｑｕｅｒｅ＋５ｅｎｑ　　　ｒｅｓ
ｅｔ　ａｎｄ　ａｎｑｕｅｄｅｑｐｒｉ　　　ｐｒｉｏ
ｒｉｔｙ　ｄｅｑｕｅ　（ＬＯＰＯ／１　）ｄｅｑｎｒ
ｍ　　　ｎｏｎ−ｐｒｉｏｒｉｔｙ　ｄｅｑｕｅ＝ＰＯ
Ｐｄｅ　ｅｃｏｎ　　　ｄｅｃｒｅｍｅｎｔ　、　ｃｏ
ｎｄ　、　ｃｈａｉｎｐｕｔｂｕｆ　　　ｒｅｔｕｒｎ
　ｂｕｆｆｅｒ　ｔｏ　ｆｒａｅｑｇｅｔｂｕｆ米　ｇ
ｅｔ　ｂｕｆｆｅｒ　ｆｏｒ　ｔｈｅ　Ｌ　Ｉ　Ｐｓｅ
ｔｈｕｆ米　ｓｅｔ　ｂｕｆｆｅｒ　ｐａｒａｍｅｔｅ
ｒｓｌつのリクエストだけが各スイッチングプロセッサ
から任意のチャネル時間に送出することができる。ＬＩ
ＰまたはＰＩＰはｉｎｅｓｉｍ、　１ｎｃｕｎｃ。

１ｎｃｕｎ１）１ｎｃｃｏｎＳ　１ｎｃｃｒａ、ｔｎｅ
ｅｎｑ、ｒｅｓｅｔ、ｒｅｑｕｎｓあるいはｒａｓｅｎ
ｑリクエストを送出することかできる０ＬＯＰはｄｅｑ
ｐｒｌＳｄｅａｃｏｎ、あるいはｐｕｔｂｕｆリクエス
トを送出することができ、他方ＰＯＰはｄａｑｎｒｍ、
　ｄｅａｃｏｎ、あるいはｐｕｔｂｎｆリクエストを送
出することができる。このように、待ち行装シーケンサ
は常にその送出のフレーム時間内にリクエストを処理す
ることができる。ｄｓｑｐｒ　ｉは最高の優先度を有し
、ＬＯＰに対するバッファをエンキューするルーチン（
１ｎｃｕｎｌおよび量ｎｃｅｎｑ　）は第２に高い優先
度を有し、他のすべてのルーチン　　　□は低い優先度
を有する。

各ルーチンの終了時に、パラメータは適当なチャネルに
対する適当なスイッチングプロセッサのデュアルポート
バッファメモリに書込まれる。

各スイッチングプロセッサはそれがＬＩＰ。

ＬＯＰ、ＰＩＦ、あるいはＰＯＰであるかに依存　　　
□して異なる一組のマイクロコードを実行する。このマ
イクロフードの構造はすべての組とも類似している。各
チャネルはチャネル時間内で独立に処理される。この時
間中、局部メモリからのパラメータが読み出され、待ち
行列シーケンサに対してリクエストがなされ、キャラク
タが人力され、処理されて出力され、そしてパラメータ
が次のフレームの同じチャネルに対する局部メモリに記
憶される。

ｉ３０図はリンクスイッチの入カブ°ｐセッサの機能的
フローチャートである。ＬＩＰおよびＰＩＦマイクロコ
ードはコードの共通セクションとして構成され、これは
その後ｊｆｕ命令を通じて特定のルーチンに分岐する。

この共通コードはチャネル時間の開始までループをなし
、局部メモリからキャラクタ状態およびチャネル状！専
レジスタをロードし、キャラクタ状態有限状部マシンの
出力を局部メモリに記憶する。各ルーチンは通信リンク
またはボートからキャラクタを入力し、適当な処理をな
し、キャラクタを共有メモリに置き、待ち行列シーケン
サから待ち行列処理を要求し、次のフレーム時間に実行
されるべきルーチンを計算し、そしてこの情報を局部メ
モリに記憶する。

第３）図はリンクスイッチの出カブ四セッサの機能的フ
ローチャートである。ＬＯＰおよびＰＯＰはＬＩＰおよ
びＰＩＰよりも若干簡単なタスクを有する。ＬＯＰは出
力リンクまたはボートに向けられたバーストを見つけ出
してこのバーストの次のバイトを出力することだけを必
要とする。出力に利用できるバーストが存在しないとき
には、ＦＬＡＧキャラクタが送出される。ＬＯＰの場合
には、時間拘束が厳しいのでデキューは最高の優先度を
有する。ＰＯＰの場合には、時間拘束は厳しいという程
ではないので低い優先度のデキューが使用できる。

待ち行列シーケンサはすべてのスイッチングプロセッサ
からのリクエストを２形人の優先度で処理する。第１の
形式は処理に対するものであり、リクエストの形式に基
づいている。第２の形式はアクセスに対するものであり
、スイッチングプロセッサの一致状態に基づいている。

リクエストには次の３つの優先度がある。デキューリク
エスト、優先度リクエスト、および通常のリクエストで
ある。優先度および通常のリクエストはそれらの形式内
で先Ｍ順の基準でサービスされる。通常のリクエストは
すべての優先度リクエストが完了されるまで、サービス
されない。デキューリクエストはリンク出力プロセッサ
によってう′６生され、最高の優先度を割当てられ、従
ってそれらはつくられたのと同じチャネルでサービスさ
れる。デキューリクエストは同じチャネルでサービスさ
れるから、スイッチングプロセッサが待ち行列シーケン
サに識別（アイデンティフィケーション、ＩＤ）を転送
する必要はない。優先度および通常のリクエストは待ち
行列シーケンサがそれらに対する時間を有するときに、
サービスされるべきＦＩＦＯにロードされる。これらリ
クエストはスイッチングプロセッサ番号とリクエストが
なされるチャネルを含むそれらのＩＤを伴なわなければ
ならず、その結果待ち行列またはバッファの応答を正し
く戻すことができる。

第２列の調停はプロセッサの機能による。ＬＩＰ。

ＬＯＰ、ＰＩＰ、およびＰＯＰはその順序の優先度で配
置されている。スイッチに任意形式の複数のプロセッサ
がある場合には、この形式内の優先度は随意に選択する
ことができる。待ち行列シーケンサとスイッチングプロ
セッサ間のインターフェースは非同期であり、優先度を
与えられる。パスの認可を有するスイッチングプロセッ
サはリクエストおよびそのＩＤを待ち行列シーケンサの
ＦＩＦＯにロードする。

待ち行列シーケンサは主として２つの演算機能（インク
リメントおよび比較）および２つのＭＷ機能（ＡＮＤお
よびＸＮＯＲ）を備えたレジスタ転送マシンである。こ
のマシンにはアキュムレータは存在しない。最大速度の
動作を達成するために、条件コード選択フィールドを除
き殆んどすべてのビットが直線的にコード化される。連
続する処理以外には２つのプログラム制御命令、すなわ
ち、条件付きジャンプ命令および条件なしジャンプ命令
だけであ゛る。

待ち行列シーケンサおよびスイッチングプロセツサは自
動的な命令の予めの取出しを可能にするパイプライン命
令レジスタを有する。命令の予取出しは逐次処理の性能
を向上させ、かつ上首尾のジャンプを行ないながら追加
の命令を付加する。

不動作命令を挿入することがときどき必要となるけれど
、しばしば有用な仕事に上首尾のジャンプの前に予め取
出された命令で行なうことができる。

すべての待ち行列を空に設定し、すべてのバッファを自
由待ち行列に戻す初期設定の後、待ち行列シーケンサは
ＦＩＦＯを通じて到来するスイッチングプロセッサのリ
クエストを待つ小さな２命令ループ（ｖｇ２の命令は命
令の予取出しによって生じる不動作）に移行する。リク
エストが見つけられると、待ち行列シーケンサは適当な
マイクロフード化サブルーチンにジャンプし、リクエス
トを処理する。この点で、もはやリクエストを必要とし
ないが、しかし要求するスイッチングプロセッサの識別
（ＩＤ）は必要である。サブルーチンの初期において、
ストローブが適当なＦＩＦＯに発生され、次のリクエス
トのために道を誼る。ストローブの間、現在リフニス）
ＩＤはバッファレジスタにクロック入力される。

′待ち行列シーケンサには局部メモリがあり、キャラク
タメモリに存在するバッファおよび待ち行列の状態を保
持する。通信リンクに進むすべてのバーストはそれらの
形式に基づいて、８つの可能な優先度（音声、データ、
およびこれら形式の例である制御）に優先度を与えられ
る。各通信リンクに対する８つの優先度に対応する８つ
のリンク待ち行列と同じ数だけあり得る。

４つのロケーションが各バッファの状態に対して専用さ
れ、従って２つの下位アドレスビットがある。バッファ
状態はバイトカウント、次、および後任のバッファ連係
情報を含む。待ち行列状態は待ち行列に対する頂部およ
び底部ポインタを含む０優先度インデックスレジスタは
リンク待ち行列のＯＴｒ目の待ち行列状態に保持される
。ＬＩＰがある形式の新しいバーストを受信すると、Ｌ
ＩＰは既にセットされていないインデックスレジスタに
対応する優先度ビットをセットする。同様に、ＬＯＰが
空のチャネルに対する次のタスクを要求すると、待ち行
列シーケンサはこのタスクを最高優先度の待ち行列に戻
す。その待ち行列が空であるならば、ＬＯＰはインデッ
クスレジスタ内の対応するビットをクリアする。

待ち行列シーケンサは１２．５ＭＨｚで動作するように
設計されている。スイッチングプロセッサは１０Ｍ）（
ｚで動作するように設計されている。

バーストスイッチングマロクロコードという題名の付表
はマイクロコードと待ち行列シーケンサおよびスイッチ
ングプロセッサの種々の実施例、例えば、Ｌ　Ｉ　Ｐ、
　ＬＯＰ、　Ｐ　Ｉ　Ｐ、　ＰＯＰ、等に対するコメン
ト（注釈）を含む。

ボート回路 バーストスイッチングシステムにおけるボートＬｇ回路
丁なわちボートインターフェース回路の目的は、スイッ
チボートの信号の形式をボート使用者の一爵定の信号形
式に変換し、またその逆を行なうことである。丁なわち
、アナログ電話機、ディジタル電話機、データＩ装置、
７犬ログトランク寺は、各々その固有の形式のボート回
路を込要とし、そ　　　□のボート回路により、その１
Ｍ号の４注は共通のバーストボート信号形式に変換され
る。

種々の１ｅ式のｆｃ置のボート回路は異なるが、丁べて
、バーストを生成し終端させるための手段、音声ライン
上におけるｔＪ：、黙／音戸検出および七の曲の制御ａ
能を′ざむ〇 以ドには・ア′°グ櫃話愼に対する′−ト回路　　　７
について記述する。ついで、他の形式のボート回路のア
ナログ４話１貴ボート回路に対する菌糸について説明す
る。

第３図および第６図には、ボート回路１７８および２５
８か、それぞれリンクスイグテ１３２のボートと接続さ
れるものとして示されている。第３２図は、アカログラ
インに対するボート回路９５０の１列のブロック図を示
しているが、この回Ｎ！は、ボート回路１７８またはボ
ートＬｇ］路２５８として採用し得る。

第３２図には、いわゆるＢ　ＯＩＬ　８０　ＨＴ　＠能
の若干のものがボート回路９５０に含まれている。これ
は、パーストスイン六の関度に分牧される１ｌｉｌｌ　
ｆｉｌｌの特徴と一貫する。ｌ’−ＢＯＴＬＳＯ］＝［
’ｌ’Ｊなる用語は、従来よシデイジタルスイツテング
システムにおけるラインカードと関連する漂隼績σ巨を
表わ丁略語である。これらの慎能は下記のごとくである
。Ｂは電池供給（Ｅａｔｔｅｒｙ　ｆｅｅｄ）の４語で
あり、加入者、涜６へ直υｔバイアスまたはループ磁流
を供給することを意味する。Ｏは過厖１丑昧譲（Ｏｖｅ
ｒｖｏ−１ｔａｇｅ　　ｔｒａｎａｉｅｎｔ）の略語で
あり、伝送ライン近傍のホ撃により誘起されるトランジ
ェントのような高屯圧トランンエントによる損傷を保護
することを意味する。几はリンギング（几ｉｎｇｉｎｇ
）の４語で６Ｄ、加入者ライン上に誘起されるリンギン
グ信号を山ＩＪ−することを意味する。Ｓは監視（Ｓｕ
ｐｅｒｖｉａｉｏｎ）のｍＪであシ、Ｊ々の加入者礪４
状悪を検出するためラインを監視することを意味する。

Ｃは、コード化（Ｏｏｄｉｎｇ）の略語であり、加入者
音声信号をディンタルキャラクタに変換することおよび
その逆を行なうことを意味する。

Ｈはへイブリッド（Ｈｙｂ　ｒ　ｉ　ｄ　）の略語であ
り、２線式加入者ラインと４線式コード化部門において
ろ要とされる２−４線変換を遂行することを意味する。

Ｔは試訣（Ｔｓ　ｓ　ｔ　）の略語であシ、聞えは加入
者ライン上において酸４粂注を決定する試瑣を遂行する
ことを意味する。ＢＯＯＨ２０４（！Ｉ’磯罷のよシ詳
細な説明については、Ａｒ１ｈｕｒ　Ｂ、Ｗｉｌｌｉ　
−ａｍａ著［Ｄｅｓｉｇｎｅｒ　’ａ　Ｈａｎｄ　Ｂｏ
ｏｋ　ｏｆ　Ｉｎｔｏ　−ｇｒａｔａｄ　　　０ｉｒｃ
ｕｉｔｓＪ　　、　　ＭｃＧｒａｗ−Ｊ＝Ｉｉｌｌ　　
　ＢｏｏｋＯｏｍｐａｎｙ、１９８４年光行、第ａ４ｃ
を参照されたい。

ボート回路９５０からの谷形成のバーストは、ボートバ
スとマイクロブクセツナ９５２間においてインターフェ
ース９５４を通ってバイト毎に進行する。インターフェ
ース９５４は、ボートハスの時性をマイクロブロセツｆ
９５２のパスに資金させる。Ｚｉｌｏｇ　Ｚ８０Ａとし
て入手し得るマイクロプロセッサは、マイクロブロセツ
＋９５２として十分である。

マイクロブロセツｆ９５２に到達する到来音声のバイト
は、ディジタル−アナログ（Ｄ／Ａ）コンバータ９５６
に供給される。Ｄ／Ａコンバータ９５６は連続アカログ
信号を光生じ、そしてこの信号は８ＬＩＯ９５Ｂに伝送
される。

加入者ラインインターフェース回、％　（８ＬＩＯ）９
５８は、ハイブリッド丁なわち４−２線変換機能、電池
供給子なわち疏話磯の磁力供給、リング磁圧のラインへ
の印加およびオフ−７ンク検出を含むＢＯ几８０Ｍ’ｌ
’ｔｆｉｎ１Ｑの多くのものを遂行する商業上入手し得
るＬＱ回路である。再膚成されたアナログ信号は、８Ｌ
ｉ０９５８によυ２−４礫アカログライン９６０に供給
される。

アナログライン９６０上の端末（支）月番機器例えば毫
話愼から到層したアナログ信号は、８ＬＩＯ９５８を通
シ、アナログ−ディジタル（Ａ／Ｄ）コンバータ９６２
に供Ｍ　サレｂ。Ａ　／　Ｄ　ニア　ｙ　ハーク９６２
は信号をディジタル化して、キャラクタ列をマイクロプ
ロセッサに供給する。マイクロブロセツｆ９５２は、こ
のキャラクタ列に対して音声／沈黙横田アルゴリズムを
実行する。マイクロプロセッサ９５２は、＋ｆｌ報エネ
ルギが４圧すること、ｌえは【月番が話中であることを
決定すると、バーストを宣ｄし、ヘッダを予め固定し、
バーストのバイトをインターフェース９５４を介してボ
ートパスに送シ、そしてバーストの終ｒ埒にターミネー
タすなわちターミネ−７ヨンシークンスをＩ’ｔ　７Ｊ
ＦＩ　Ｔる。Ｄ／ＡコンバータおよびＡ　／’　Ｄコン
バータは、−緒にされてしばしＰｉ　ｃｏｄｅｒ／ｅｌ
ｅｃｏｄｅｒに対する４［ｃｏｄｅｃＪ　　と称される
。このように、バーストの発止およびＡＴがボート回路
で行なわれる。この持家は、ボート回ｖ４がジンクスイ
ツｔの近傍から便用者の近傍、究極的には端末の使用者
の機器自庫内に移されるとき特に重要である。

パーストスイツテングアーキテクテヤは、発信使月番か
らディジタル屯話礪を含むデスティネーション使用者へ
のディンタル伝送を支持する。

音ｔ’／沈黙検出アルゴリズムは技術的に周知である。

検出アルゴリズムはディジタル信号で動作するから、デ
ィジタルスピーチ補間（Ｄ８Ｉ）アルゴリズムが適当で
ある。例えば、ＤＳＩアルゴリズムの１列として、Ｓ、
Ｊ、　Ｏａｍｐａｎｅｌｌａの論文「１）１ｇｉｔａｌ
　５ｐｅｅｃｈ　ｊｎｔｅｒｐｏｌａｔｉｏｎＪ、Ｏｏ
ｍｍａｔ　’Ｆｅｃｈ、　　ＩＬｅｖ、　　Ｖｏｌ、　
　６、Ｎ１）　１２７〜１５８頁、１９７６年春発行を
参照されたい。

また、技術上周知の等唾なＴＡｓｘ（ｕ＃間割当てスビ
ーを挿間）技術を参照されたい。

ボート回路９５０に時定の状帽が起こると、マイクロプ
ロセッサ９５２は制御バーストを生成してそれをインタ
ーフェース９５４を介して送出し、高位のブロセツナに
これらの状帽について報矧する。かかる状嗜として、オ
ンフックまたはオフ７ンク、およびトーン検出、５ｑ６
ａからのトーン検出を宮む。キートーンのようなアナロ
グトーンの受信にて、トーン検出４９６４は、そのトー
ンのディジタルコード化信号をマイクロプロセッサ９５
２に供給する。適当なトーン検出４０列は、ＧＩＥマイ
クロ回路、都市階０８８７０Ａである。

マイクロプロセッサ９５２は、インターフェース９５４
から１呻バーストを受１ぎすると、４１）仰バーストの
形式に依存する櫨々の動作をａシ得る。

マイクロプロセンナ９５２はリンガ９６６をターンオン
することができ、このリンガは２０Ｌ（ｚ　のリング磁
土を発生し、ラインにｒｔｌｒ’ｔけられた゛屯活機を
鳴動させる。＋６１）岬バーストは、アナログトーンを
表わ丁−巡のバイトを、マイクロプロセッサのメモリか
ら読み出させＤ／Ａコンバータ９５６に送出下ることが
できる。これによシ、トーン列えはダイアルトーンまた
はｄ８甲信号が４話機に送られる。市り岬バーストはま
た、ＤＡコンバータ出力をルックバック回路９６８を介
してＡ／Ｄコンバータ入力に直接接続することもできる
。これによυ、パーストスイッ六ングシステムの広範囲
の、！ｌ隔診断ＴｊヒカがｏＴ拒となる。

ボート回路を循環させることによシ、広範囲の試暎モー
ドのための手段が提供される。インターフェース９５４
から受信された音声バーストハ、下記のｄ路部品を通っ
た浸イン、ター７エースに音声バーストとして戻される
。丁なわち、インターフェース９５４、マイクロプロセ
ンナ９５２、ヅムコンパータ９５６、ループバック９６
８、人／Ｄコンバータ９６２、マイクロプロセンｆ９５
２およびインターフェース９５４を通る。浦位プａセツ
チによシ受信された音声バーストは、送られたものとデ
ィジタ、／ｌ／的に比較でき、これらの部品の＠乍岨力
を決定できる。また、トーン検出器９６４によシ、受信
されたトーンは、マイクロプロセンナ９５２から送られ
たものと比較できるから、トーン検出４９６４のａｒｌ
ｌ″能力を監視できる。

この試議距力は、アｆｏグライン９６０を非試城状擦の
まま戊子。ボート回路９５０は、もしもボートパスイン
ターフェース９５４がディジタルラインインターフェー
スにより置き代えられれば、リンクスインｔからアナロ
グｙｉｉ＊　Ｊ　ａに４丁ことができる。−ｊえは、第
３図のボート回路１７８がア尤ログ端末礪虐の近くにＷ
埋的に配置されるならば、ボート回路９５０は、第６図
に示されるポーｌＬｇＪ路２５８の！浦を遂行する。加
入者近Ｊ（おそらく加入者構内または端末ｆ月番装置内
さえも）の線はディジタルラインとなシ、遠隔ボート回
路を含む宜ラインは、ループバンク回路９６８を便って
試験できる。

ボート町５９５０は、もしも５ＬＩＯ９５８円のへイブ
リッドおよびＰハ池供給１０Ｊ６およびトーン検出ａ９
６４が呟去されるならば、ディジタル音声ｔ（話礪に作
用する。Ｄ／Ａコンバータ９５６の出力は直接４話機受
話４に向い、框話愼マイク出力は直接Ａ／Ｄコンバータ
９５２に同う。

ディジタル４末に過当なボート回路は、インターフェー
ス９５４、ボート回路のマイクロプロセン４＃９５２、
さらにＵＡ几Ｔ　（ＵｎｉｖｅｒｓａｌＡｓｙｎｅｈｒ
ｏｎｏｕａ　ＩＬａｃｅｉｖｅｒ　Ｔｒａｎｓｍｉｔｔ
ａｒ）と呼される商朶釣に入手し得る並−直および直−
並コンパータよ＃）４成されよう。

ボート回、ｄ　９５０は、既存稜前の回ξ６切替えされ
るライン回路の機能を遂行する。しかして、この回路は
、ｃｏｄｅｃ　（Ｄ　／人およびＡ／Ｄコンバータ９５
６および９６２）および５ＬＩＯ９５８よυ成る。

ボート回路９５０は、少なくとも下記の、薇で既存のラ
イン回路と異なる。

ｔ　ディジタルラインおよびボート回路の遠隔配置の１
！！用をｏＴ＃Ｑにするインターフェース９５４を含む
。

２．１ＩｌｌＩ呻バーストの解釈および沈黙／音声の検
出をｐｒ岨にするマイクロブａセノｆ９５０を含む。

五　多くのライン回４に対するリング４王の共通の発生
でなく、９ング埴圧の局ｔｓｎ発主を可能にする鵡逓釣
すンガ回痔９６６を含む。

４、　多くのライン回路に共有される共通のトーン検出
４に依存せず、信号トーンの局部の検出を１５ｒ炬にす
るトーン検出層９６４を含む。

５、　８ＬＩ０９５８を除きボート回路の丁べての遠隔
試訣を町目巨にするルックバンク回路９６８を富む。

分ト♂ζ市り０シＵ 第１図は、リンクにより柑Ｌ　接ｄされたリンクスイッ
チ網より成るパーストスイグｔング７ス戸ム１００を示
している。バーストは、９ツ末便用者と粘合されたボー
トを介してスイッチ網に出入できる。７ステム１００に
おいて、使用＆Ｘは使用者Ｙと通信することを希望する
ものと仮定する。

ヘッダにＹのアドレスをもってＸのボートにてスインｆ
　ｘ４に入るバーストは、スインｆ′網によりＹボート
にルート設定されねはならない。このル−ト設定は、リ
ンクスイッチが七のデスティネーションに同ってバース
トを送１ｇできるように、各リンクスイッチがスイッチ
網のＥ、ｉ哉を有することを必要とする。さらに詳さす
ると、各リンクスイッチは、バーストヘッダから下記の
ものを決定するに十分の１ｇ報を有しなければならない
。工なわち、ｔ　デスデイイ・−７ヨンがそれ自体にと
って局部的でなければ、どのリンクがデスティネーショ
ンに同ってもつとも直後ｎに導かれるか。一般に、１以
上のリンクがリンクスイッチにｆ’ｌｄされる。

２　デスティネーションがそれ自体によって局部的でら
れは、バーストがどのボートに供給されるべきか。

バーストスイッチ、１ｌＩｌｌ呻装置は、各々スイッチ
網のボートに現われる１組のマイクロプロセンナを１え
ている。各＋ｄｌｌ　ｇプロセンナは、巾１）呻バース
トと称されるメツセージを込信し、受信する。制御装置
には、５つの慎距的に異なる形式のプロセッサが４圧す
る。丁なわち、ボートプロセッサと、発呼プロセッサと
、ｄ」プロセッサとを有する。

上述のごとく、各７ステムボートは、ボート回路−ｊえ
はライン回路に位置してボートプロセッサを有する。ボ
ートプロセッサは、七の発呼プロセッサと１呻バースト
を交侠し得る。ボートプロセンナは、オフフック、トー
ン等のような外部は号をボート回路の池の回路とともに
検出し得、そしてボートプロセッサは、応答して、１ｆ
１）呻バーストを送出する。ボートプロセンナは、池の
ｌｌ１ｌＩ−プロセンナから、ＩＪＩｌ１）１）バース
トを受信し得、そしてボートプロセッサは、応答してリ
ング、トーン斗のような外部１ｇ号をボート１ｇ回路の
池の回路とともに送出する。外部信号の性成は、ボート
１ｇｌ路の形式に依存して変わる。このように、ボート
プロセラｆは、外部１言号と内部巾ＬＸＩバースト間の
コンバータとして働く。

谷ボート回路はボートプロセッサを有する。−役に・経
済的理由のため、ポートプロセッサのメモリを小さく維
持することが望ましいから、ボートプロセッサプログラ
ムは大きくない。ボートのｄ１！Ａの変動、列えばライ
ン、トランク等はボートプロセッサでｉｂ扱われるから
、１ｌｉｌＩ　ｎバーストインターフェースは、丁べて
の形式のボートに対して殆んど同じである。

バーストスイノをングシステムにおける１妬位論４吸ｒ
Ｉ巨の大半は、呼１ａ七グチに配置される。呼プａセン
ナは、呼の設定、カストム呼の９！ｊ鑓の実け、１）１
々の原子タスク寺を取り扱うことができる。

タスクの分孜ＱｔＡ果、呼プロセンナのプログラムメモ
リは（Ｕ当人きくなシ得る。

ｅｌｌフロセンナは、ボートの様相を有する。丁なわち
、呼びプロセッサは、スイッチ網にとってはそれがデー
タ装置であったかのように見える。

七のスイッチ網の様ｆ目はに月番のコンピュータの様相
である。しかし、これは、以ドに記述されるように、ス
イッチそれ白木のσｌ　ｍ　Ｋは直接包含されない。ス
イッチ市り呻長１直は、一般に、スイッチの呼処工出瓜
荷、利用ｏｒ匝註および残存可矩注のために必要とされ
るのと同数の多数の呼プロセツーナを必要とする。Ｍｏ
ｔｏｒｏｌａ　６８０００のような現任入手し得るマイ
クロプロセンナは、呼プロセンナとして十分の処μ（η
目刃を提供し得よう。

バーストスインテングシステムは、・俸Ｘぺ的に多数の
ａ；用プロセスを含む。例えば、゛屯６・古システムに
おいて、代及的ｇ坤ブロセヌは、ディレクトリ番号−装
置番号変換、時間および利用累積、最近の変化、保守′
岑である。これらのプロセスが上としてデータペース活
動である。このように、管理プロセスは、大きなデータ
蓄槓の６礫および適度のプログラム蓄槓の必要によ）褥
識づけられる。

小形のシステムにおいては、・ｇ理プロセスは、呼プロ
センナにより遂「テできるかも卸れない。大杉のシステ
ムにおいては、ａ４プロセスは、おそらく別１）Ｉ！Ｉ
ｌのｄ４プロセンチによシ遂行されよう。

大形のＩｌ；用においては、ａ埋ブコセンナは、大形の
蓄積４１４力をもつ呼プロセンナをｔ１イえることがで
き、呼プロセッサ自しドに対してはボートインターフェ
ースしか必要としない。かくして、リンクスイッチのボ
ートは、１史用者のリンクまたＦ′ｉ、■の通信システ
ムに対するトランクと結合してもよいしくこれらの結合
はボートプロセッサを含む）、あるいは呼プロセンナま
たはば理プロセノチと結合してもよい。

パーストスイツｆ″１＋１）　ｎ装置は、システムのｇ
種処理負荷、オリ用町１泪注および生残υ町寥１巨Ｉ生
のために必要とされるのと＋ｆｆ１ｄのｄ４ブロセノチ
を含むことになろう。

上水のように１．Ｇ１）（至）装置は、各使用者ボート
に対するボートプロセッサ、若千奴の呼プロセンチおよ
び若干改のｄ浬プロセンナを含む。以ドの論述は、これ
らの部材が、ａｌｌ　ｌ１ｇ１＋ｍ　＝ｅを如何に遂行
するかを説明する。率−的＊４は、チービス提供である
。丁べてのプロセンナは、北極圏に使用者に対するサー
ビスを提供する。ボートプロセッサは、使用者に対する
サービスを直接的に逐行する。呼ブロセツナは、ボート
プロセッサに対するサービスを遂行する。゛ｇ理プロセ
ンナは、呼ブロセツチに対するサービスを遂「テする。

唯１々の＋ａ制御プロセッサ間の硯則を公式化するため
、各プロセッサと関連する「ｆ−ビスセクト」の概念を
紹介することは有用である。このため、ｆ記の定義が通
用される。

サービスプロセッサ：池のものにサービスを提供するプ
ロセッサ。

サービスセット：プロセンナがサービスを提供する丁べ
てのもの。

サービスセットメンバ：プロセッサがサービスを提供す
るもの。

サービスセットに対するサービスを提供するプロセッサ
。

第３６図は、サービスセットの定道およびサービス提供
装置の１）級を示すもので、Ｆ記の点を注意されたい。

各ボートプロセッサは、そのサービスセットニ１人の使
用者を有する。

各呼プロセンナは、七のサービスセットに多数のボート
プロセンナを有する。

各″＃Ｉ埋プロセツチは、そのチービスセントに多数の
呼プロセッサを有する。

第６３図において、１列として４群の使用者がＧＩＳＧ
、、Ｇ、およびＧ４として示されている。各群は、藺単
にするため１曲に示されるように２ずしも２つでなく、
適当数の直月番を言む。各使用者は、それが結合される
それぞれのポートブロセツｆｐｐに対するチービスセン
トである。各群のボートプロセンナは、峠が結合される
呼プロセンｆ（ｏｐ）に対するサービスセント（ｓｓ）
を含む。各群の呼ブａセッサは、群が結合される′Ｗ理
ブロセツ４／−（ＡＰ）に対するサービスセットを含む
。カくシて、ＵＳＥ几、はＰＰ、によシサービスされ、
ＳＳ、の番号であるＰＰ、はＯＰ、によυチービスされ
、ＳＳ、の番号であるＯＰ　＊　Ｆｉ、ＡＰ　ｔによシ
チービスされる。

第３３図は、呼プロセンナよ°シ多くのボートプロセッ
サがあシ、ぎ塩プロセッサよシ多くの呼プロセンｆがあ
ることを示唆している。これは一般的にいい得る。ボー
トプロセッサは、音声ボートについて沈黙検出を遂０す
るから、単一ボートにサービスする場合でさえ、かなり
話中であることがブ・−１）される。経通、１つのボー
トは時折のみ呼を開始下るから、多数のボートプロセッ
サは単一の井プロセンナによシチービスされ得る。呼プ
ロセンナのプログラムメモリは（ｄ当人きいと思われる
から、必要数の呼プロセッサのみを設けることでｆｉｔ
ｊ浴上の利益がある。

１つの呼における１を埋ブロセツチの掛シ合いは小さく
、呼プロセッサのそれよシ小さくさえあるから、必要と
されるｇ珪プロセッサは呼プロセグナよシ少ない。−ｇ
埋プロ七ツチのデータメモリの必要曲は相当大きいと思
われるから、最小数の管理プロセンナのみを設けるとい
うことで１ｉｉｈ格上の利益がある。

第６３図は、サービスセントの階級を窓・未するが、丁
べてのプロセッサは自主命に−ｒμすることを強調した
い。第３３図の例示は、プロセッサブロックが、ある意
味においてその左のプロセッサブロックを＋ｆｒｌｌ呻
し得ることを意味することを意図しない。代わりに、こ
の図は、右に流れるナービス較米および左に流れるこの
要求に対する応答で、サービスの関係を示すことを意［
囚している。

上述のように、よシ小さいシステムでは、別個の管理プ
ロセッサを必要としない。この場合、管理プロセスは、
呼プロセッサによシ実行されより〇実際に、アーキテク
チャには、必然的に呼プロセッサを必要とするものはな
にもない。すべてのプロセスは、ボートレベルで動作し
得よう。これは、各ボートプロセッサに相当のメモリ全
必要とする。

第３３図の関係は、システムが、共有、分配されるリソ
ースで効率的な態様で制御機能を実行することを可能に
する。

バーストスイッチングシステムの若干の具体例、特に切
迫した生残シ可能性の要求を有するものにおいては、ボ
ート回路インテリジェンスを含む制御装ｆｆｆを、使用
者樋内または端末使用者の機器内にさえ配置し得る。こ
の種の具体例において、２人（またはそれ以上の）残存
使用者間で通信が行なわれるに必要なことは、通信−運
搬手段、例えは残存使用者間で結合されるリンクスイッ
チが相互に利用できるということのみである。

サービスセットのメンバは、スイッチング網のどこへで
も配置できる。近接したｂｍ接している必要はない。し
かしながら、実際問題として、制御メツセージがよシ遠
く移送されねばならぬ程、よシ多くのスイッチング網リ
ソースがその伝送に採用される。制御に専用のスイッチ
ング網すソースｔａ小にするためには、サービスセット
のヘッド全セットの中心の近くに配置して、サービスセ
ットのメンバは互に近くにあると予測するのが適当であ
る。

ボートプロセッサとその呼プロセッサ間の制御バースト
トラヒックは、各プロセッサが、他のプロセッサのスイ
ッチング網アドレス’ｉ有することを必要とする。

接続がこれらの要件で定義されると、サービスセットの
他の定義は、セットの各メンバとセットのヘッド間に接
続があるということである。すべての他のバースト＆続
と同様に、スイッチング網リソースは、これらの接続に
よって全く専用されない０ 第１図において、使用者Ｘが使用者Ｙと電話によ多通信
することを希望すると仮定する。第３４図は、単純な呼
びを設定し終了させるための制御プロセッサ間における
代表的バーストトラフィックを示す。

ステップ１において、Ｘのオフフック信号がＸのボート
プロセッサＰＰｘにょシ検出される。

ＰＰは、適当な制御パース）ｔＸの呼プロセッサＣＰｘ
に送る。

ステップ２においてＳ　ｃｐｘは制御バーストをＰＰＸ
に送Ｆ）、ＰＰＸにダイヤルトーンをＸに送出させる。

ダイヤルトーンを聞くと、ＸはＹノｆ４話番号のダイヤ
ルを開始する。

ステップ３において、Ｐ　Ｐ　ｘはＸにょルダイヤルさ
れた第１のディジットｔ−検出する。ＰＰｘは、このデ
イジスト全制御バーストとしてＣＰｘに送。

る。このプロセスは、ディジットごとに後く。

ステップ４において、Ｐ　Ｐ　ｘはＸでダイヤルされた
最少のディジスト全検出する。ＰＰｘはこのディジット
’ｋ　ＣＰ　ｘに制御バーストとして送る。

ステップ５において、ＣＰ　ｘはＸにょシダイヤルされ
たＹのブイレフ）’ＪＹＬ話番号およびＣＰｘの装置ア
ドレスをｘの管用ｌプロセッサ人Ｐｘに制御バーストと
して送出する。ＡＰＩは、Ｙの呼プロセッサＣＰｙおよ
びＹのボートプロセッサＰＰｙの装置アドレスを捜索す
る。

ステーブ６において、ＡＰＸは、ＣＰｙおよびＰＰ、に
対する装置アドレスｆｃＰｘに制御ノく一ストとして送
出する。

ステップ７において、ＣＰＸは制御ノく−スト全ＣＰｙ
に送シ、ＰＰｙが空であるかどうかを尋問する。この制
御バーストは、ＣＰｘおよびＰＰｘの装置アドレスを含
む。

ステップ８において、ＣＰｙはＣＰｘに応答して、ＰＰ
ｙが空であるかどうかｔ指示する制御ノく一スＩｆ送る
。（もしもＰＰｙが空でなければ、ＣＰｙは、制御バー
ストをＣＰｘに送シ、ＣＰｘは、話中信号トーンをＸの
ラインに供給する。この偶発状態については第３４に示
されていない。）第３４図の例においては、ＰＰｙが空
であると仮定される。

ステップ９において、ＣＰ　ｘおよびＣＰＦは、制御パ
ース）１それぞれＰＰｘおよびＰＰｙに送る。ＰＰｙへ
の制御バーストは、ＰＰＸの装置アドレスを含み、ｐｐ
ｙｔしてＹの′Ｗｔ結機のリンギングを開始させる。Ｐ
Ｐｘへの制御バーストは、ＰＰｙの装置アドレスを含み
、ｐｐｙｙしてＸＯｔ話機へのリングバック信号全開始
させる。この点で、両ボートプロセッサは、他のパーテ
ィのスイッチング網アドレス會知る。

ステップ１０において、Ｙ７５に送受器ヲもち上げる。

ＰＰｙは、Ｙのオフフック状ｍ１ｌｆ　？ｉ−検出し、
この状態を指示する制御バーストをＣＰｙに送る。

ステップ１）において、ＣＰｙは、Ｙのオフフック状Ｔ
ｌｊ４　’に指示する制御バーストｆｃＰｘに送る。

ステップ１２において、ＣＰＸは、ＰＰｘに制御パース
）１−送９、ＰＰｘｋしてＸのライン上のリングバック
信号全終了させる。

その後、パーティの先に送られた装置アドレスを使って
ＸおよびＸ間の全２重会話が続（ＯＰＰｘから発するバ
ーストは、管理諸経費なしに直接ＰＰｙに送られ、同様
にＰＰＦからの）（−ストはＰＰｘに直接送られる。各
パーティのボートプロセッサは、他のパーティのボート
プロセッサのスイッチング網アドレスを知る。

ステップ１３において、ＰＰｙは、Ｙが切ったことを検
出する。ＰＰｙは、Ｙのオンフック状態を指示しかつ利
用情報を含む制御バーストをＣＰｙに送る。

ステップ１４において、ＰＰｘはＸのオンフック状）Ｊ
　を検出する。ＰＰｘは、Ｘのオンフック状態を指示し
かつ利用情報を指示する制御バーストをＣＰｘに送る。

ステップ１５において、ＣＰＸは、ｇすの完了を指示し
かつぽｈ求および／または管理目的のため時間および利
用情報を含む制御パース）ｔＡＰＸに送る。

ステップ１６において、ＡＰｘは、ステップ１５におい
て送られた制御バーストの受領を確認する制御パース）
’ｊＪｃＰｘに送る。

バーストスイッチングシステムにおいて、データｂｈは
、データ伝送のために専用化されたボート回路を介して
システムと結合される。データ呼に対する設定手順は、
音声呼のそれよりも若干簡単である。第１図のシステム
１００において、Ｘ（発呼パーティ）およびＹ（被呼パ
ーティ）は、各々、適当なデータライン回路を介してシ
ステムと結合されると仮定する。データ呼接続は、下記
の方法によシ設定できる。

ステップ１において、Ｘは、叶賢戒または呼イニシャラ
イズ部およびＹのディレクトリ番号を含む呼要求メツセ
ージを伝送する。ＰＰｘはこの伝送全検出、受信する。

ＰＰｘは、Ｙのディレクトリ番Ｍ　ｋ　ＣＰ　ｘにルυ
御バーストとして送る。このステップは、第３４図に示
されるステップ１〜４に対応する。

ステップ２において、ＣＰｘは、Ｙのディレクトリ番号
およびＣＰｘのＭｋアドレスｆｋＰｘにル１」御バース
トとして送る。ＡＰＸは、ＣＰｙおよびＰＰｙの装置ア
ドレスを捜索する。このステップは、第３４図に示され
る方法のステップ５に対応する。

ステップ３において、ムＰｘは、ＯＰＩおよびＰＰ７の
装置アドレスをＯＰ　ｘ　Ｋｒｏｌｌ呻バーストとして
送る。このステップは、第５４図に示される方法のステ
ップ６に対ル６する。

ステップ４において、ＯＰＸは、ＰＰＹが空であるかど
うかを尋問するｆｆ１ｌｌ　ｆｄバーストをＯＰｙに送
る。この１）ｉ１）岬バーストは、ＯＰｘおよびＰＰｘ
の装置アドレスを含む。このステップは、第３４図に示
される方法のステップ７に対応する。

ステップ５において、ＣＰｙはＯＰｘに応答する。もし
もＰＰ７が話中であると、ＣＰｙは、ＰＰ７の話中状態
を指示する＊ｕ１）呻バーストをＯＰｘに送る。ＰＰ７
が空であると、ＯＦ２は、接続が町拒であることを指示
する別製バーストをＯＰｘに送る。このステップは、第
５４図に示される方法のステップ８に対応する。

ステップ６において、ＯＰｘおよびＯＰｙは、谷々劇呻
バーストをＰＰｘおよびＰＰｙにそれぞれ送る。

ＰＰ７に対する＋ｊｌｌ−バーストは、ＰＰｘの装置ア
ドレスを含み、ＰＰｙをして２報メッセージをＹのデー
タ長直に送出せしめる。ＰＰｘに対する制御バーストを
ＰＰ７の装置アドレスを含み、ＰＰｘをしてＸのデータ
ＪＩｆｃ置上に「被接続」メツセージを衣示させる。こ
の点にて、両ＰＰｘおよびＰＰ７は池のパーティのスイ
クテング刷アドレスを預る。

これは、第６４図に示される方法のステップ９〜１２に
対応Ｔる。

七の麦、ＸおよびＹのデータ装置間に全２１データ父遺
が行なわれ得る。

データ呼に対する呼びのすＪ前手順は、各パーティのオ
ンフック状態の検出が適当なデータ転送路ｒ伏、寒の検
出によシ置き代えられる点を除き、第５４図、ステップ
１６〜１６に示される方法に類似である。

データ呼は、琳３４図の方法にしたがって設定できる。

この場合、データは、４１当なインタフェース装置列え
はモデムをブｒしてシステムと結合される。しかしなが
ら、データラインとの結合が好ましい。

いずれの方法においても、呼の接続は、発呼パーティの
ボートプロセンナおよび被呼パーティのボートプロセッ
サが各々曲のパーティの装置アドレスを知るときに設定
される。それによシ、呼の完Ｔ鎌呼を終了させることを
除き、呼は制御装置によシ他の動庁なしに伝送、受信さ
れ得る。＠送しベルでは、１）報が送られつつあるとき
しか帯域幅がいずれかの方間において利用されないとし
ても、ｍｌｌ　（１４ルベルでは呼び接続が存在する。

バーストスイノをングシステムの＃ｄ１ｍの＠的割当て
の特徴を強調するため、ｌ！！ｌ路切替え接続に対比し
て、「仮想接続（パーテユアル）」なる用語が採用され
る。回路切替え接続においては、全伝送帯域が接続の継
続のため連続的に削シ当てられる。

いずれの方法においても、各呼プロセッサは、そのサー
ビスセットにおける各ボートプロセッサの砧干／望状）
虚を推持する。

第３５図は、第３４図に示される呼設定およびテークダ
クンの万人における若干の１ｌｌｌｌ　呻バーストを−
］示している。ンヌテム１００の一部を示す１囲におい
て、制御バーストは、１ｉＩｏｌ示の目面のため・ｔｒ
ｌｌ　Ｎブロセツナ間の項線として示されている。竺ｔ
ａｌｌ岬バーストに、朋の形式のバーストと同様にスイ
ッチング網を介して伝送される。図１における全呼１寸
きのステップは、上述の資号げきのステップに対応して
いる。ＰＰｘおよび２２１間の鎖線は、ＸおよびＹ間の
音声会話（双方間）を指示している。

；ｌλ３５図はまた、ンスデム１００に対する代衣的巾
ＩＩ　ｎアーキテクチャを示している。ＯＰｘは、ＰＰ
ｘを言む多ａのボートプロセッサに対する呼プロセンナ
である。同様に、ＣＰｙは、Ｙおよび多数の曲の１吏用
佇にチービスする呼プロセッサである。ＡＰｘは、０Ｐ
ｘｆ宮む多数の序プロセンナに対するｇ浬フロセツナで
ある。ＡＰｙはＣＰｙに対する呼ブ０セツナである。Ｘ
が呼の発イぎ者であるから、ＡＰｙは、呼設定およびテ
ークダクン方法のこのＡ体列においては貢任を有さない
。方法の１ｍの具体クリ、４ＶＣ注文の二爵偵が実弛さ
れる場合、ＡＰｙは、呼設定およびテークダクンにおい
て役割を演じよう。ＸおよびＹは異なるリンク群の丈月
番であシ、１囲においてそれぞれの制御Ｉｔ１プロセン
ナの異なるサービスセットにあるものとして示されてい
るが、アーキテクチャにおいてこの配置を必要とするこ
とは何もない。−ｊえは、Ｏ２０は人Ｐｘのサービスセ
ットにあってもよいし、それに加えて、または４独で、
ＯＰｘがＰＰｘおよびＰＰ７にサービスすることもあり
得る。

如何なる制御レベルでも、サービスのメンバが１（また
は複数の）リンク群に１展定される、ビ・要はない。

第３４図にｄ４図示されるように、バーストスインをン
グシステムにおいては、呼は高度に分配されたｉｌ＋’
ｌｌ　（ｌアーキテクチャで設定され、テークダクンで
きる。必要とされるｉ＆高レベルの＋［ｔｌｌ−は、１
Ｐ犬局に位置するのではなく場合よく配置されたリンク
スインｆ′またはへブスイッテの一部と結合されるＵ」
里プロセツチのレベルである。市り呻アトラフイックは
、移送のためスイッチング網七れＩ４を利用する。Ｘお
よびＹが１に局部であれは、呼を実行するに必要なｌｌ
１ｌＩｊ−瑛ａμ、Ｘのラインにサービスする＋１Ｉｌ
ｌ　ｕＩ４１ブロセツナの位置よシ逮くに位置しないで
あろう。上述のようＫ、との劇−アーキテクチャは、規
則丙呼ナービスに加えて注文の待畝を実弛するのに採用
できる。

チービスセットに、１ｉｆｔ　１）１４１プロセツサを
加えて、セットのヘッドのメイン六ング補アドレスを市
１）４１σセノナに送ることもできる。その泌、１ｆｆ
ｌｌ　＋ＩＬｌブロセツナは、七のサービス要求をその
サービスプロセンナ、丁なわちチービスセントのヘッド
に送ることになる。チービスセントのヘッドが割当てメ
ツセージのセンダである必要はないが、そうする場合も
しはしはある。一般的に、第１の制御プロセンナが、第
２の制御プロセッサを第５．が１呻プロセツサのサービ
スセットに割り当てることができる。

第３３図を参照すると、ＣＰｌは、その（ＣＰＩの）ア
ドレスｔ　Ｐ　Ｐ　ｔに制御バーストとして加えること
によ、ｊ）、ＰＰｔ　’にそのサービスセットに加え、
ＡＰｙは、その（Ａ　Ｐ　！の）アドレス全ＣＰ。

に制御バーストに送ることによｐ、ＣＰｔ　ｔそのサー
ビスセットに加える。第３４図において、ＰＰＸは、呼
設定における制御バースト通信のためＣＰｘのアドレス
を処理する。

サービスセットの設定は、制御装置のフロセッサ間にお
ける制御バーストの送出によシ遂行できるから容易であ
る。サービスセットは、容易に同等に再限定できる。

ｆＩＩＩＩｒ４プロセッサが故障の場合、故障のプロセ
ッサのサービスセットのメンバを、代わシの制御プロセ
ッサのサービスセットに再割当てする手段が存在しなけ
れはならない。これは、サービスセット再割当てのため
の信号を制御バーストで送ることによシ、スイッチング
網内で容易に遂行できる。

第３３図において、ＣＰｌが故障の場合、ボートプロセ
ッサＰＰ！〜ＰＰ２（一般に１つの１）トには２以上の
ボートプロセッサがある）を他のサービスセットに再割
当てすることが必要である。おそらく、これをなすもつ
とも簡単な方法は、それらの各々ｋｃＰｘのアドレスに
送ることによシ、それらｆｆ１ＣＰｚのサービスセット
にＩＩ　Ｄ当てることである。これは約２倍のＣ２０の
負荷となるかも知れない。よシ一様な再分配かよいかも
知れない。例えば、システムがＮの等しくロードされた
、または概ね等しくロードされた呼プロセッサを有し、
１つが故障であると仮定する。残シのＮ−１の呼プロセ
ッサの各々は、故１４の呼プロセッサのサービスセット
におりるボートプロセッサの１／Ｎ−１をピックアップ
し勺よう。この場合、各制御プロセッサの負荷は、Ｎ／
Ｎ　−Ｉ　Ｌか増加しないであろう。他の手法として、
制御プロセッサに他のプロセッサに取って代わる緊急容
琺ヲ合体することもできる。

１つの重要な特徴は、既存のバーストスイッチングシス
テムに制御容量を追加することが容易なことである。例
えば、システムがＮの等しくロードされた、または概ね
等しくロードされた呼プロセッサを有し、追加の１し制
御容量が所望されると仮定しよう。新しい呼プロセッサ
が空ポートに設置サレ、ボートプロセッサの１／（Ｎ＋
１　）が新しい叶プロセッサのサービスセットに再割当
てされるならば、得られたシステムはＮ＋１の呼プロセ
ッサを有する。もしも再割当てされたボートプロセッサ
が、原のＮのサービスセットから一様に按かれるならは
、得られたシステムは、Ｎ＋１の等しくロードされたす
なわち概ね等しくロードされた評プロセッサを有する。

この場合、原の呼プロセッサの各々は、比例的に、すな
わち係ｉ１／（Ｎ＋１）だけ減ぜられた負荷な不するこ
とになる。このように、追加の容置ば、インクリメント
にそして使用者サービスに実質的に乱れを生ぜずにシス
テムにｙｔｔｔできる。

ｆｆ１ｌＪ　御プロセッサがバーストスイッチングシス
テム内に設定されてしまうと、ソフトウェアの設置はス
イッチング網内で遂行できる。特定のプロセッサに対す
るソフトウェアは、システム中でダウロードされ、イニ
シャライズおよび始動試験も同様にスイッチング網内で
遂行できる。プロセッサ、すなわち、実際にどのプロセ
ッサに対するソフトウェアの変更も、スイッチング網中
で自動的に設置できる。スイッチング網内におけるこの
始動能力は、バーストスイッチの内包する保守および管
理能力の一側面であ）、これは迅速なしスボンスと最小
の価格でシステムリソースの変だ性のある管理を可能に
する。

一方制御の再割当も遂行できるが、この場合、バースト
スイッチングシステムのアーキテクチャに関して、２つ
の点が重要である。第１に、特別の切替ネットワークが
必要とされないことである。

再割当ては、完全に既存のネットワークを介して遂行さ
れる。第２に冗長性のある制御容量の割当てが、現在の
デュプレックスシステムにおいテシばしば見出される１
：１の冗長性と異なシ、きわめて変幻的であ夛、効率的
であることである〇切替えが行なわれ得る前にプロセッ
サが故障していることを決定することが必要である。バ
ーストスイッチング制御装置において、プロセッサの故
障は、試験メツセージトラックの応答の欠如によシ決定
される。サービスセットの再限定は、残存用呼プロセッ
サとともに動作する管理プロセッサによシ調整される。

バーストスイッチング制御装置は、多くのプロセッサを
利用して制御タスクを遂行するから、マルチプロセッサ
システムである。これは普通のマルチプロセッサシステ
ムと異なる。普通のマルチプロセッサシステムは、共通
のバスまたは共有のメモリヲ使ってプロセッサ間に緊密
な結合を提供する。このようなアーキテクチャは、それ
自体故障を受けるから、２重化されねはならない。バー
ストスイッチング網において、マルチプロセッサシステ
ムは、スイッチング網ヲ介してのメツセージ交換により
ｍ＜結合されるプロセッサから形成される。この繰い結
合は、システムリソースの管理および拡張の谷易さにお
いて相当に大きい変幻性および経済性を与える。容量は
、空ボートにプロセッサを追加することによシ拡張でき
る。追加されるプロセッサは、この新しいプロセッサが
呼プロセッサであれ管理プロセッサであれ、サービスセ
ットの再限定によシ容易にサービス下に置くことができ
る。

マルチプロセッサの制御プロセッサはスイッチングｉｔ
介してのみ結合されるから、プロセッサ相互通信バスま
たは共通メモリは設けられない０冗長バスおよび共通メ
モリは必要とされない。一方のバスと他方のバス曲の切
替回路、または１つの共通メモリと他のメモリ間の切替
えは必要とされない。故障が起こったかどうか全決定す
るための感知または比較回路は必要とされない。これら
の理由のため、保守は、代表的１：１冗長装置において
必要とされるよシも複に一？ｂでないと思われる。

バーストスイッチング制―諌直は、今日の中央局および
ＰＢＸ回路スイッチのｆＩ１）御アーキテクチャと異な
るアーキテクチャを提供する。バーストスイッチング分
配制御アーキテクチャは下記の利点を提供する。

ｔ　容易な容量の再分配および拡張ニジステムは単一（
または数ＩＩＡ　）の制御プロセッサの故障によシネ動
化されない。制御プロセッサが故障の場合）残υの制御
プロセッサは故１′８のプロセッサに置き代えられるか
ら、使用者のサービスは維持される。

使用者のサービスに実質的に乱れを生じずに制御容ｆｆ
ｉをシステムに段階的に加えることができる。

２　各活動プロセッサに対する待期プロセッサを用いず
に、スイッチングｊｉ４それ自体、切替ネットワークお
よび誤検出コンパレータを使用することによる容易で効
率的なプロセッサの故障の回復。

五　簡単化されたアーキテクチャのため保守機能の複軸
さの低減。

４、　呼プロセッサの動作が独立的でちるため、ツク−
ストスイッチングシステムは、システムに存在するボー
トプロセッサと同数の呼を同時に発生し得る。これは、
システムに制御装置を段階的に追加し得るという経済的
利点をもたらす。

氏　先の諸利点のため、システムのリソースをよシ経済
的に利用し得る。

以上、本発明の好ましい具体例を図示説明し九が、技術
に精通したものであれは本発明の技術思想から逸脱する
ことなく種々の変形、変更がなし得ることは明らかであ
ろう。

【図面の簡単な説明】

第１図はバーストスイッチングシステムの一実施例を示
すｔ＃＃：図、第２図はバーストのディジタルフォーマ
ットの好ましい一実施例を示すＩ！Ａ略図、第３図は本
発明によるリンクスイッチの構成図、第３ＡＩＪはリン
クスイッチによって処理される走行中のバーストの４つ
の形式を例示する説明図、第３Ｂ図は本発明の種々の実
施例で使用できる代表的な従来技術の並列優先度解決回
路を例示する６′１７成図、第４図は特にハブスイッチ
のスイッチングユニット間およびリンク群との結合を示
すハブスイッチの構成図、第５図は本発明によるハブス
イッチの構成図、第６図は入力および出力ボートプロセ
ッサと２４の末端使用者機器との間に結合されたディジ
タルマルチプレクサを示すリンクスイッチの他の実施例
の構成図、第７図はリンクスイッチの中央メモリにバー
ストの一部分を含むダイナミックバッファのフォーマッ
トを示す概略図、第８図はリンクスイッチ内の待ち行列
の３つのノ（−ストに対するバッファ間の７！ｌｉ！Ｉ
ｃｊｉを例示する構成図、第９Ａ図および第９Ｂ図はそ
れぞれ）（ソファの入力および出力インデックスを例示
するためにリンクスイッチを通るバーストの処理におけ
るリンクスイッチのキャラクタメモリ内の）くソファを
異なる２つの時刻において示す概略図、第１０図はリン
クスイッチの入力および出力プロセッサとキャラクタメ
モリｔｌ−通る４つのバーストの流れを例示する説明図
、第１）Ａ図乃至第１）Ｅ図は最初のバイトの到来時か
ら最後のバイトの伝送時までのリンクスイッチを通るバ
ーストの処理の楠々の段階での入力および出力プロセッ
サとリンクスイッチの中央メモリの待ち行列およびバッ
ファとの連結をそれぞれ示す構成図、第１２Ａ図お上び
第１２Ｂ図は出力チャネルにコンテンションが存在する
場合にリンクスイッチ内の出力チャネルに対するバース
トの割当てを例示する説明図、第１３図は４つのヘッダ
バイト内に特定のフィールド全台ムバーストの好ましい
フォーマットを示す説ｒ！１）４図、第１４図は本発明
によるデータリンク・ニステープ手続きｔ−要約して示
す説明図、第１５図はバーストスイッチング網において
使用されるハブスイッチの構成図、第１６図は第１５図
のハブスイッチの単一のスイッチングユニットの構成図
、第１７図は第１６図に示したスイッチングユニットの
ハブスイッチング素子を示すブロック図、第１８図は時
分割多重ハブフレーム中のハブチャネルとバブリング循
環周期との関係を示す説１９４図、第１９図はハブスイ
ッチによって処理されるディジタルバースト信号のフォ
ーマツトラ例示する説明図、第２０図はハブスイッチの
スイッチングユニットの動作を要約した説明図、第２１
図は待ち行列シーケンスならひにスイッチングプロセッ
サの種々の実施例、あるいはファームウェアの変形を示
す代表的なリンクスイッチのブロック図、第２２図は基
本スイッチングプロセッサのアーキテクチャのブロック
図、第２３図は３つの状７．％　ｆ示すスイッチングプ
ロセッサの有限状態マシンに対するキャラクタ状態線図
、第２４図は８つの状態を示すスイッチングプロセッサ
の有限状態マシンに対するチャネル状１よ線図、第２５
図は本発明による待ち行列シーケンサのアーキテクチャ
のブロック図、第２５Ａ図はスイッチングプロセッサま
たは待ち行列シーケンサにおいて任意のインターフェー
スとして使用できるハンドシェイク！２’、Ｊ　３７１
！　ｆ使用するインターフェース回路のブロック図、第
２６図は待ち行列シーケンサのマイクロコードフォーマ
ットを示す概略図、第２７図はスイッチングプロセッサ
のマイクロコード７オーマツトを示す概略図、第２８図
は待ち行列のメモリ形態を示す説明図、第２９図はスイ
ッチングプロセッサのメモリ形態ヲ示す説明図、第５０
図はリンクスイッチの入力プロセッサに対する機能的フ
ローチャート、第３）１はリンクスイッチの出力プロセ
ッサに対する機能的フローチャート、第３２図は第３図
および第６図に示すようなリンクスイッチの構成要素と
して使用できるアナログラインに対するボート回路のブ
ロック図、第３５商はバーストスイッチングシステムに
対する代表的制御アーキテクチャにおけるサービスセッ
トおよびサービス提供者の階＃を例示するブロック図、
第３４図はバーストスイッチング電話通信システムにお
いてボートＸから発信してボー）Ｙ″″Ｃ″Ｃ終了一の
呼を設定するのに必要な種々の制御プロセッサによって
奥行される段階を示す概略図、第３５図は代表的なバー
ストスイッチング制御アーキテクチャにおいて制御プロ
セッサ間に伝送されるある制御パース）１例示する説明
図でちる。 １００：バーストスイッチングシステム１０２：ハブス
イッチ １０３．１０４：リンクスイッチ １０６：時分割多重通信リンク １０８二末端使用者機器 １）２．１３０．１３２．１３４．１９０．１９２：リ
ンクスイッチ１２０：バースト １６０：中央メモリ １７２：メモリアービック １７８：ボート回路 １８０、ｆ　８２：ハブ １８４：へプスイッチングユニット ２０２：中央メモリ ２２４；メモリアービッタ ２５８：ボート回路 ５００．５２Ｑ：バツ７ア ３）０：待ち行列 ３）２：待ち行列ヘッダ ３３０：リンクスイッチ ３３２：中央メモリ ３４０：中央メモリ ３６０．３６２：リンクスイッチ ３６４：リンク ４００：バーストのフォーマット ５００：ハブスイッチ ５０２．５０３：ハブバス ５０５：中央クロック ５１６：メモリ ６００：リンクスイッチ ７００：基本スイッチングプロセッサ ９５０：ボート回路 □−鴫） Ｆ”ｉｇ＝　２゜ Ｆ−ケ３゜ リンク−゛）ン７（走電■）しラフ） Ｆ７”ｉｇ−、３Ｂ。 Ｋ” Ｆ’ｉ”ｉｑ″、４゜ Ｆ″ｉのび Ｆ”ｉｔ；１．　ｉｉＡ。 Ｆ”ｉｇ、　ｉｉＢ。 Ｆｒ’ｉｃ１．　ｉｆＣ。 １’ｉｃ１．　ｆｉｌ）。 １戸１ｑｉｉＥ。 Ｆ”ｉｑ　Ｍ、。 Ｆ′ｉｔ７１６゜ Ｆｉ”ｉ７１８゜ ［■αＥｌニニＥＥＥＩニニニニＩＩＥ二］Ｆｒ’ｉｇ
、１Ｂ。 Ｆｉｔ７２５Ａ。 ＦＴ’ｉｔ７２６；。 Ｆρｉｑ：２２’。 樗りτ↑予°１シー１ンブメーワ７計マブ）　　　　　
　　　　　バーＩす５２”プ。匁づ〆ｕ９　Ｍ−７７ト
Ｆｉ”ｉｔ７　Ｂｉ２ Ｆ”ｉｇ、　２Ｂ。 Ｆ′″’ｉｇ、ＳＬ

Claims (7)

【特許請求の範囲】
1. （１）リンク通信リンクで受信したディジタルコード化
   情報のバーストを該バーストのヘッダのアドレス情報に
   よつて指定されたリンク通信リンクにスイッチングする
   ための時分割多重スイッチング装置において、 それぞれが関連するリンク通信リンクに接続されており
   、かつ一組の時分割多重リンクチャネルのフレームでデ
   ィジタルコード化情報を受信および送信する複数のスイ
   ッチングユニットが閉リングに配置されており、ハブバ
   ス手段が各スイッチングユニットを前記リングの後位の
   スイッチングユニットに接続して一組の時分割多重ハブ
   チャネルのフレームでディジタルコード化情報を送信し
   、各スイッチングユニットがディジタルコード化情報の
   バイトを記憶するためのハブ記憶手段を有し、各スイッ
   チングユニットの前記ハブ記憶手段内のバイトを、各ハ
   ブチャネルのチャネル時間に等しいリング循環周期でス
   イッチングユニットの閉リングのまわりにバイトを完全
   に伝搬させるレートで、後位のスイッチングユニットの
   ハブ記憶手段に転送するためのハブ循環手段が設けられ
   ており、各ハブ記憶手段から後位のスイッチングユニッ
   トのハブ記憶手段へのバイトの転送がリング循環周期の
   チック期間中に生じるようにし、各スイッチングユニッ
   トが関連するリンク通信リンクで受信したディジタルコ
   ード化情報のバーストのバイトを該バーストのヘッダの
   アドレス情報によつて決定されるリング循環周期の特定
   のチック期間中、後位のスイッチングユニットのハブ記
   憶手段に転送するためのハブローディング手段を含むと
   ともに、各スイッチングユニットがそのハブ記憶手段の
   バイトを、このバイトがスイッチングユニットおよび関
   連するリンク通信リンクでこのバイトを伝送するための
   関連する組のリンクチャネルを指示するアドレス情報を
   ヘッダに有するディジタルコード化情報のバーストのバ
   イトであるときに、リング循環周期のチック期間中前記
   ハブ記憶手段から転送するためのハブアンローディング
   手段を含むことを特徴とする時分割多重スイッチング装
   置。
2. （２）特定のハブチャネルが第２のスイッチングユニッ
   トを指示するアドレス情報をヘッダに有するバーストの
   バイトを伝送するために第１のスイッチングユニットに
   よつて使用されているということの指示を提供するため
   の手段と、 前記第１のスイッチングユニットを除く前記スイッチン
   グユニットのそれぞれのハブローディング手段が前記第
   ２のスイッチングユニットを指示するアドレス情報をヘ
   ッダに有するバーストのバイトを、前記特定のハブチャ
   ネルのリング循環周期中、前記指示が存在する間、その
   後位のスイッチングユニットのハブ記憶手段に転送する
   ことを阻止するための手段 とを有する特許請求の範囲第１項記載の時分割多重スイ
   ッチング装置。
3. （３）前記スイッチングユニットのそれぞれの各ハブロ
   ーディング手段がディジタルコード化情報のバーストの
   バイトを、リング循環周期の特定のチック期間中、前記
   バーストのヘッダのアドレス情報によつて決定される後
   位のスイッチングユニットのハブ記憶手段に転送し、リ
   ング循環周期中前記ハブバス手段に沿つて伝送されてい
   るすべてのバイトがリング循環周期の同じチック期間中
   、それぞれのバーストのヘッダのアドレス情報によつて
   指定されたスイッチングユニットのハブ記憶手段に転送
   されるようにするための手段を含む特許請求の範囲第２
   項記載の時分割多重スイッチング装置。
4. （４）前記スイッチングユニットのそれぞれが他のスイ
   ッチングユニットのそれぞれに対する各ハブチャネルに
   関するビジイ情報を、スイッチングユニットが他のスイ
   ッチングユニットを指定するアドレス情報をヘッダに有
   するバーストのバイトを送信している引続くフレーム中
   に、発生するための手段を含み、 前記スイッチングユニットのそれぞれがこのスイッチン
   グユニットを指定するアドレス情報をヘッダに有するバ
   ーストのバイトを受信していない間に、各スイッチング
   ユニットがこのスイッチングユニットに対する各ハブチ
   ャネルに関する空き指示を発生するための手段を含む特
   許請求の範囲第３項記載の時分割多重スイッチング装置
   。
5. （５）前記スイッチングユニットのそれぞれが、他のス
   イッチングユニットを指定するアドレス情報をヘッダに
   有するバーストの第１のバイトを前記他のスイッチング
   ユニットに対するハブチャネルのリング循環周期中、後
   位のスイッチングユニットのハブ記憶手段に転送してい
   るときに、空き指示を終了させて前記ハブチャネルに関
   するビジイ指示を発生するための手段を含み、 前記他のスイッチングユニットに対する前記ハブチャネ
   ルに関するビジイ指示が存在する間、前記スイッチング
   ユニットのそれぞれが前記他のスイッチングユニットを
   指定するアドレス情報をヘッダに有するバーストの第１
   のバイトを、ハブチャネルのリング循環周期中、後位の
   スイッチングユニットのハブ記憶手段に転送することを
   阻止するための手段を含む特許請求の範囲第４項記載の
   時分割多重スイッチング装置。
6. （６）それぞれが複数のスイッチングユニットの１つの
   スイッチングユニットと関連した入リンク通信リンクで
   受信したディジタルコード化情報のバーストを、該バー
   ストのヘッダのアドレス情報によつて指定された複数の
   スイッチングユニットの１つのスイッチングユニットと
   それぞれが関連している出リンク通信リンクにスイッチ
   ングするための方法であつて、前記複数のスイッチング
   ユニットが閉リングに配置され、各スイッチングユニッ
   トがディジタルコード化情報のバイトを記憶するための
   ハブ記憶手段を有するバーストスイッチング方法におい
   て、 入リンク通信リンクを通じて一組の時分割多重リンクチ
   ャネルのフレームでディジタルコード化情報のバースト
   のバイトを受信する段階と、一組の時分割多重ハブチャ
   ネルのフレームで閉リングのまわりにバーストのバイト
   を転送する段階であつて、スイッチングユニットのハブ
   記憶手段の各バイトが各ハブチャネルのチャネル時間に
   等しいリング循環周期で閉リングのスイッチングユニッ
   トのまわりにバイトを完全に伝搬させるレートで後位の
   スイッチングユニットのハブ記憶手段に転送され、各ハ
   ブ記憶手段から後位のスイッチングユニットのハブ記憶
   手段へのバイトの転送がリング循環周期のチック期間中
   に生じるようにするバイト転送段階と、 スイッチングユニットの関連する入リンク通信リンクで
   受信したディジタルコード化情報のバーストのバイトを
   、このバーストのヘッダのアドレス情報によつて決定さ
   れるリング循環周期の特定のチック期間中、後位のスイ
   ッチングユニットのハブ記憶手段に置く段階と、 リング循環周期のチック期間中、ハブ記憶手段のバイト
   がスイッチングユニットおよび関連する出リンク通信リ
   ンクを指定するアドレス情報をヘッダに有するディジタ
   ルコード化情報のバーストのバイトであるときに、前記
   関連する出リンク通信リンクでバイトを伝送するために
   ハブ記憶手段からスイッチングユニットのハブ記憶手段
   にバイトをアンロードする段階 とからなることを特徴とするスイッチング方法。
7. （７）前記後位のスイッチングユニットのハブ記憶手段
   にディジタルコード化情報のバーストのバイトを置く段
   階が、 バーストのヘッダのアドレス情報によつて決定されるリ
   ング循環周期の特定のチック期間中に後位のスイッチン
   グユニットのハブ記憶手段にバイトを置き、リング循環
   周期中閉リングのまわりに転送されているあらゆるバイ
   トがリング循環周期の同じチック期間中にそれぞれのバ
   ーストのヘッダアドレス情報によつて指定されたスイッ
   チングユニットのハブ記憶手段に転送されるようにする
   段階を含む特許請求の範囲第６項記載のスイッチング方
   法。