JPS6232854B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はPCM等のデイジタル符号列を受信す
るために用いる受信タイミング装置、特にフレー
ム同期機能を含む受信タイミング装置に関する。

デイジタル符号列を受信側で正しく復号もしく
は解読するためには、デイジタル符号列中の時間
基準点を知ることが必要である。このため、送信
側でフレーム同期パターンを挿入し、受信側でこ
のパターンを監視することによつて時間基準点を
知り、送受信部のタイミングカウンタの同期を常
にとつている。このようなフレーム同期の技術に
ついては従来から種々の提案や特性の理論的解析
が活発に行なわれており、例えば、株式会社産報
より1976年８月20日に発行された単行本、金子尚
志著「PCM通信の技術」の第５章に種々の方式
例や理論的解析結果が詳述されている。

ところで、従来のフレーム同期回路は、フレー
ム同期パターンの検出、検出結果の時間的推移の
観測による同期保護および同期外れ時に同期復帰
のために行なうハンチング等の操作がそれぞれ個
別機能毎にゲート回路およびフリツプフロツプ回
路等の小規模集積回路（SSI）や中規模集積回路
（MSI）を用いた構成により行なわれている。こ
のため、このようなフレーム同期の機能までを含
めた受信タイミング装置の回路規模は相当大型化
している。

本発明の目的は回路構成が著しく単純化された
フレーム同期機能付のデイジタル符号の受信タイ
ミング装置を提供することにある。

本発明の値の目的はデイジタル通信装置の小形
化、経済化および低価格化に寄与する小形且つ安
価なデイジタル符号の受信タイミング装置を提供
することにある。

さらに本発明の別の目的はフレーム同期機能の
特性変更が配線の変更なしに行なえる柔軟性に富
んだデイジタル符号の受信タイミング装置を提供
することにある。

本発明の受信タイミング装置は、受信デイジタ
ル符号列に同期したクロツクパルスをこの受信デ
イジタル符号列のフレーム構成により定まる分周
比で分周する受信タイミングカウンタと、前記受
信デイジタル符号列中に含まれる複数ビツトのフ
レーム同期パルスを並列化するデータ遅延回路
と、前記受信タイミングカウンタが予め定められ
た計数値に達したことを示す計数状態信号と前記
データ遅延回路の出力と内部状態信号を１ビツト
遅延した信号とをもとに新しい内部状態信号と前
記受信タイミングカウンタへの歩進制御信号とを
出力する読出し専用メモリと、該読出し専用メモ
リの内部状態信号出力を１ビツト遅延させてこの
読出し専用メモリの入力に帰還させるレジスタと
から構成され、前記受信タイミングカウンタのフ
レーム位相が前記受信デイジタル符号列のフレー
ム位相に合致しているか否かを周期的に監視し同
期外れが検出されたとき前記読出し専用メモリか
らの歩進制御信号によつて前記受信タイミングか
らのフレーム位相を順次ずらす操作を繰返して同
期を再確立するようにしたことを特徴としてい
る。この構成において、前記読出し専用メモリを
第１及び第２の読出し専用メモリの２段構成とす
ることもできる。

次に図面を参照し本発明を詳細に説明する。な
お、以下に述べる実施例では1.544Mb／ｓ（メガ
ビツト／秒）系のPCM1次群を対象とした受信タ
イミング装置を述べるが、本発明の有効性はこれ
に限られるものではない。

第１図は1.544Mb／ｓ系の１次群PCM24チヤン
ネル多重通信のフレーム構成を示す図である。同
図１に示されるように１フレーム（24チヤンネ
ル）は193ビツト（１個のフレーム同期パルス＋
24×８ビツト）で構成され、その内Ｆ_i（ｉ＝
１、２、………、12）と記された１ビツトがフレ
ーム同期パルスである。また、同図２に示される
ように、12フレームで１マルチフレームが構成さ
れ、F₁よりF₁₂迄の12ビツトの同期パルスが図示
のパターンとなるように配列されている。

フレーム同期は、受信デイジタル符号列中より
第１図２に示すようなフレーム同期パターンを検
出することによつて受信タイミング計数器のフレ
ーム位相を定めるものであり、前記受信タイミン
グ計数器が正しいフレーム位相にあるときには、
伝送路において生ずる符号誤りによつて同期パタ
ーンが誤つて受信されても正しいフレーム位相を
安定に維持し、一且同期外れが起り受信タイミン
グ計数器のフレーム位相が正しい位相からずれた
場合には速やかに正しい位相を回復する必要があ
る。

第２図の参照数字１で示される部分がこの目的
のために用いられる本発明のデイジタル符号の受
信タイミング装置の一実施例を示す。受信デイジ
タル符号１０およびクロツク信号１１から受信デ
イジタル符号列に同期した受信タイミング信号１
２が発生され、受信信号処理部２に供給される。
なお、以後の説明では、端子または信号と信号線
とを同一の意味に用いることがある。受信信号処
理部２は受信デイジタル符号列を復号もしくは解
読するもので1.544Mb／sPCM装置ではアナログ
信号への復号とチヤンネル分離とを行なう。

デイジタル符号の受信タイミング装置１は、受
信タイミングカウンタ２００、受信デイジタル符
号列の並列化回路３００および読出し専用メモリ
４００及びレジスタ５００より構成されている。

受信タイミングカウンタ２００は、受信デイジ
タル符号列に同期したクロツクパルスを受信デイ
ジタル符号列のフレーム構成により定まる分周比
で分周するもので、1.544Mb／ｓ系PCMの場合に
は、クロツクを193分周して125μｓ（マイクロ
秒）のフレームを作り、それをさらに12分周して
1.5ｍｓ（ミリ秒）のマルチフレームを作る。受
信タイミングカウンタ２００のブロツク内の記号
CKはクロツク入力端子、記号OUTは分周出力信
号端子であり、１マルチフレーム計数毎に１クロ
ツク間隔だけ出力端子CYにキヤリー信号を生ず
る。また、カウントイネーブル端子CEが“０”
であるときはクロツク入力の有無に無関係に計数
機能が停止される。

このような受信タイミングカウンタ２００は、
第３図に示すように集積回路（IC）によつて容
易に実現できる。参照数字２０１，２０２及び２
０３で示すカウンタは、４ビツトバイナリーカウ
ンタであり、参照数字２０４及び２０５で示すゲ
ートは、２入力NANDゲートである。信号線１９
が“１”の状態で信号線１１を介してクロツクパ
ルスが加えられると、カウンタ２０１及び２０２
がクロツクパルスを計数する。計数値が255とな
り、カウンタ２０２のキヤリー出力CYが“１”
となると、NANDゲート２０４を介してカウンタ
２０１及び２０１のロード入力端子LDが“０”
となり、次のクロツクによりプリセツト入力端子
Ａ，Ｂ，ＣおよびＤを介して値63がロードされる
ので、結局、カウンタ２０１及び２０２は193分
周のカウンタとして動作する。カウンタ２０２の
キヤリー信号CYはカウンタ２０３のカウントイ
ネーブル端子ENTにも与えられており、カウン
タ２０３はカウンタ２０２のキヤリー信号CYを
数え計数値が15に達すると、信号線１３にキヤリ
信号CYを生じ、NANDゲート２０５を介してロ
ードパルスをカウンタ２０３に送り、次のクロク
で値４をロードされる。この結果、カウンタ２０
３は12分周のカウンタとして動作する。信号線１
３にはしたがつてクロツクパルスを12×193＝
2316分周する毎に１ビツトだけ“１”が現われる
ことになる。信号線１９が“０”に保たれると、
クロツク入力の存在に無関係にカウンタ２０１，
２０２及び２０３は状態変化を起さず、信号線１
９が“０”になる直前の値を保持する。受信タイ
ミングカウンタ２００のキヤリ出力CYは信号線
１３を介して前記メモリ４００のアドレス入力端
子Ａ９に与えられ、また、受信タイミングカウン
タ２００のカウントイネーブル入力CEは信号線
１９を介して前記メモリ４００の出力端子O₀よ
り与えられる。

受信デイジタル符号列の並列化回路３００は、
端子DIを介して入力される受信デイジタル符号
列に対するシフト動作を端子CKを介して入力さ
れるクロツクパルスで行ない、出力端子Ｑ_A，Ｑ
_B，………，Ｑ_Gにフレームパターンが並列に現わ
れるようにするものである。フレームパルスが集
中配置されている場合は短いシフトレジスタで構
成できるが、第１図に示したフレーム構成の場合
には出力端子Ｑ_A，Ｑ_B間の遅延は193ビツトであ
り、193ビツト単位の遅延回路を複数個用いて構
成できる。第１図のフレーム構成で、フレームパ
ルスF₁〜F₇をフレーム同期パターンとして用い
るものとすると、並列化回路３００の出力端子Ｑ
_G，Ｑ_F，………，Ｑ_Aに１マルチフレームに１回
フレームパルスF₁，F₂，………，F₇が並列に同
時生起するようにできるので、このパターンを信
号線１６を介して前記メモリ４００のアドレス入
力端子Ａ０，Ａ１………，Ａ６に与えて同期検査
を行なうことができる。

読出し専用メモリ４００では、受信タイミング
カウンタ２００からのキヤリー信号CYが“１”
のとき、すなわち、Ａ９＝“１”のときのみアド
レス入力端子Ａ６〜Ａ０に与えられた受信デイジ
タル符号列の並列化パターンを検査する。同期状
態では、受信タイミングカウンタから前記メモリ
４００のアドレス入力端子Ａ９は“１”が与えら
れるとき、伝送途中の符号誤りがフレームパルス
上に生じないかぎり、信号線１６にはフレームパ
ルスF₁〜F₇が並列に現われるように、受信タイ
ミング装置１の動作が制御される。このように、
Ａ９＝“１”の時点にアドレス入力端子Ａ６〜Ａ
０にフレーム同期パターンが受信されている限り
においては、前記メモリ４００の出力O₀は
“１”に保たれており、受信タイミングカウンタ
２００の歩進が止められることはなく、受信タイ
ミングカウンタ２００のフレーム位相は受信デイ
ジタル符号列のフレーム位相と一致したまま動作
を継続する。受信タイミングカウンタ２００がフ
レーム同期位置であることを指示した時点、すな
わち、Ａ９＝“１”となる時点においてアドレス
入力端子Ａ６〜Ａ０に与えられるパターンがフレ
ーム同期パターンでなかつたとしても、伝送途中
の符号誤りのためにフレーム同期パターン以外の
パターンとなつた可能性もある。このため、同期
状態にあるときは、フレーム同期パターンから一
定かつ比較的近いハミング距離（二つの符号パタ
ーンをデイジツト毎に比較したときの異なるビツ
ト数）にある符号パターンが受信される限り、そ
の符号パターンをフレーム同期パターンとみなす
ことによつて単純な符号誤りによつて不要な同期
引込動作の開始を防ぐことができる。すなわち、
Ａ９＝“１”のとき、アドレス入力端子Ａ６〜Ａ
０に与えられる符号パターンがフレーム同期パタ
ーンそのものでなくても、それがフレーム同期パ
ターンに近いハミング距離にある場合には、前記
メモリ４００の出力O₀は“１”のままに保た
れ、同期復帰のための操作は行なわれない。

Ａ９＝“１”のときのアドレス入力端子Ａ６〜
Ａ０の符号パターンがフレーム同期パターンから
の許容ハミング距離内にないときは、同期外れの
可能性が大であるので前記メモリ４００の出力
O₁を“１”にして警械状態にあることを示す。
出力O₁は信号線１８を介してレジスタ５００に
与えられており、レジスタ５００で１ビツトの遅
延を受けた後信号線１５を介して読出し専用メモ
リ４００のアドレス入力端子Ａ７に帰還される。
Ａ７＝“１”、Ａ９＝“１”の状態でさらにアドレ
ス入力端子Ａ６〜Ａ０の符号パターンがフレーム
同期パターンからの許容ハミング距離内にないこ
とが判定されると、同期外れであると判定して出
力O₂を“１”にする。出力O₂は同期状態と同期
外れ状態を区別するフラツグを示すもので、信号
線１７、レジスタ５００及び信号線１４を介して
アドレス入力端子Ａ８に帰還される。Ａ９＝
“１”の状態でかつO₂＝“１”のときは出力O₀は
“０”とされ、受信タイミングカウンタ２００は
歩進を停止させられる。したがつて、アドレス入
力端子Ａ９は次のクロツク時点でも“１”のまま
に保たれる。このため、引続き同期パターンの検
査が行なわれる。このような同期外れ状態、すな
わち、Ａ８＝“１”の状態、では前記メモリ４０
０はアドレス入力端子Ａ６〜Ａ０に与えられる符
号パターンがフレーム同期パターンそのものだけ
をフレーム同期パターンと判定する。すなわち、
フレーム同期パターンと判定する許容ハミング距
離を０にせばめる。この状態でアドレス入力端子
Ａ６〜Ａ０にフレーム同期パターンが現われない
ときは、O₀＝“０”、O₁＝“１”、O₂＝“１”をその
まま保持し、次のクロツク時点で再度同様な操作
を繰返す。もし、アドレス入力端子Ａ６〜Ａ０に
フレーム同期パターンが生じると、出力O₀を
“１”に戻して受信タイミングカウンタの計数動
作を再開させると同時に出力O₁を“１”に戻
す。受信デイジタル符号列と受信タイミングカウ
ンタのフレーム位相が合致していなくとも情報パ
ルスの確率的な組合せによつてフレーム同期パタ
ーンと等しい符号パターンが生じることもあり得
るので、出力O₂はまだ“１”のままに保たれ
る。受信タイミングカウンタの計数動作が再開さ
れた結果、Ａ９は“０”となり、１マルチフレー
ム後に再びＡ９＝“１”となる迄は同期検査は行
なわれない。

次にＡ９＝“１”となつたとき、アドレス入力
端子Ａ６〜Ａ０の符号パターンがフレーム同期パ
ターンであることが確認されると、正しい同期を
再確立したものとみなし出力O₂を“０”に戻
す。しかし、フレーム同期パターン以外の符号パ
ターンが受信された場合には、前記メモリ４００
の出力O₀，O₁，O₂をそれぞれ“１”、“１”、
“０”とし、再びフレーム同期パターンの探索を
継続する。

このような操作の繰返しによつて最終的に受信
デイジタル符号列と受信タイミングカウンタのフ
レーム位相の一致をとることができる。

第４図は上述の動作を系統的に示すフローチヤ
ートであり、このフローチヤートから読出し専用
メモリ４００のアドレスの全組合せに対する出力
状態をプログラムすることができる。第４図にお
いて、Ｄ_Hはアドレス入力端子Ａ６〜Ａ０に入力
される符号パターンとフレーム同期パターンとの
間のハミング距離を示し、Ｄ_HＮはこのハミン
グ距離がＮビツト以下であることを示す。

ところで、並列に監視するフレーム同期パター
ンのビツト数Ｍが十分大きく許容ハミング距離Ｎ
も十分大きければ、Ａ９＝“１”の時点でその許
容ハミング距離Ｎを越える符号パターンが検出さ
れたとき、符号誤りが原因というよりも実際に同
期外れが生じたと考える方がより真実に近いと判
断できる。このときは出力O₁を“１”にして再
度同期パターンを検査する過程を飛び越して一挙
に出力O₂を“１”にして同期外れ状態であると
判定してもよい。この場合には内部状態制御用の
信号は同期状態／同期外れ状態識別用の１ビツト
のみでよいことになる。

以上詳細に説明してきたように、本発明による
デイジタル符号の受信タイミング装置は、受信タ
イミングカウンタに少数のICを付加するだけ
で、フレーム同期機能を実現することができ、受
信タイミング装置の小形化および経済化に大きく
寄与する。実際読出し専用メモリ４００もレジス
タ５００もそれぞれ１チツプのIC（集積回路）
で実現できるから、従来の受信タイミング装置に
比べて大幅なICチツプ数の低減化が可能とな
る。また、読出し専用メモリ４００は市販の
PROM（programmable read−only memory）、
レジスタはＤタイプフリツプフロツプをそれぞれ
用いることができる。

ところで、一時に並列監視すべきフレーム同期
パターンのビツト数が多い場合には、読出し専用
メモリ４００のメモリサイズが大きくなる。

このような場合にメモリサイズ減少のための構
成を第５図に示す。第５図は第２図に示す構成と
異なる部分のみを示したもので、第２図の読出し
専用メモリ４００が第５図では異なつた構成を採
つている。信号線１３〜１９に生じる信号は第２
図の構成の場合のものと等しい。第５図におい
て、参照数字５０１は第１の読出し専用メモリ、
参照数字５０２は第２の読出し専用メモリであ
る。第１の読出し専用メモリ５０１では信号線１
６を介してアドレス入力端子Ｂ０，Ｂ１，……
…，Ｂ６に与えられる並列符号よりフレーム同期
パターンを検出し、検出時に信号線１６１に出力
端子Ｐ１を介して“１”を出力する。同時にフレ
ーム同期パターン及びフレーム同期パターンから
一定のハミング距離内にある符号パターンを検出
し、検出時に信号線１６２に出力端子Ｐ０を介し
て“１”を出力する。したがつて、信号線１６１
が“１”のときは必ず信号線１６２も“１”とな
るが、信号線１６２の方が“１”である機会が多
い。

第２の読出し専用メモリ５０２では、同期状態
（Ｃ３＝“０”）においてはＣ４＝“１”の時点で信
号線１６２を介して入力Ｃ０に“１”があるか否
かを監視し、同期外れ状態（Ｃ３＝“１”）におい
ては信号線１６１を介して入力Ｃ１に“１”があ
るか否かを監視する。

第６図はこの動作を系統的に示すフローチヤー
トである。第１及び第２の読出し専用メモリ５０
１，５０２のプログラムは上述の説明及び第６図
のフローチヤートから容易に行なうことができ
る。

フレーム同期パターンが一種類でなく、一定周
期で複数個のパターンが切換使用される場合に
は、第１の読出し専用メモリ５０１でこれらの複
数のパターンに対しそれぞれハミング距離０及び
Ｎ以内の２種類の規準でパターン検出し、複数組
の検出結果を受信タイミングカウンタからのフレ
ームタイミング信号で時間的に１組を選択抽出す
るようにすることもできる。この時間的選択抽出
機能は第２の読出し専用メモリ５０２に含ませる
こともできるしセレクターとを用いて構成するこ
ともできる。

【図面の簡単な説明】

第１図１および２は本発明のフレーム同期回路
を説明するための1.544Mb／ｓ系１次群PCM信号
のフレームフオーマツトを示す図、第２図は本発
明の一実施例を示す図、第３図は受信タイミング
カウンタの具体的構成を示す図、第４図は第２図
の実施例における読出し専用メモリの入出力符号
の対応を決定するためのフローチヤートを示す
図、第５図は第２図の実施例の変形を示す図およ
び第６図は第５図の第２の読出し専用メモリの入
出力符号の対応を示すフローチヤートである。 第２図において、参照数字２００……受信タイ
ミングカウンタ、３００……データ遅延回路、４
００……読出し専用メモリ、５００……レジス
タ。また、第５図において参照数字５０１および
５０２………第１および第２の読出し専用メモ
リ。

Claims (1)

1. 【特許請求の範囲】 １ 受信デイジタル符号列に同期したクロツクパ
   ルスをこの受信デイジタル符号列のフレーム構成
   により定まる分周比で分周する受信タイミングカ
   ウンタと、 前記受信デイジタル符号列中に含まれる複数ビ
   ツトのフレーム同期パルスを並列化するデータ遅
   延回路と、 同期引込みの状態遷移を表わす状態遷移情報が
   予め書きこまれており前記受信タイミングカウン
   タが予め定められた計数値に達したことを示す計
   数状態信号と前記データ遅延回路の出力と前の回
   の状態遷移情報をアドレスとして次の回に遷移す
   べき状態の状態遷移情報と前記受信タイミングカ
   ウンタへの歩進制御信号とを出力する読出し専用
   メモリと、 前記メモリから読出された次の回の状態遷移情
   報を１ビツト遅延して前記前の回の状態遷移情報
   を作成するレジスタとから構成されたことを特徴
   とするデイジタル符号の受信タイミング装置。 ２ 特許請求の範囲１記載のデイジタル符号の受
   信タイミング装置において、前記読出し専用メモ
   リを第１及び第２の読出し専用メモリによつて構
   成し、前記第１の読出し専用メモリには前記デー
   タ遅延回路の並列出力信号を入力して同期パタン
   検出出力と同期パタンとこの同期パタンから一定
   の予め定められたハミング距離内にある符号パタ
   ンの検出出力とを出力し、前記第２の読出し専用
   メモリには前記第１の読出し専用メモリの出力と
   前記計数状態信号及び前記前の回の状態遷移情報
   とを入力し前記次の回の状態遷移情報を出力する
   ことを特徴とするデイジタル符号の受信タイミン
   グ装置。