JPS623363A

JPS623363A - 再構成可能な入出力装置

Info

Publication number: JPS623363A
Application number: JP14837086A
Authority: JP
Inventors: ジエームス　ユアン　ウエイ
Original assignee: Intersil Inc
Current assignee: Intersil Corp
Priority date: 1985-06-27
Filing date: 1986-06-26
Publication date: 1987-01-09
Also published as: EP0206259A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、電子的入出力回路に関し、特に、入出力の構
成を選択的に変化させることができる電子回路に関する
。

［従来の技術］電子工学の分野においては、複雑な電子装置は、別個の
部分装置、すなわち部分回路を相互に接続することによ
り組立てられることが多い。これらの装置は、通常、そ
の装置の出入りのための入出力（Ｉ／Ｏ）通路となる電
気リード線（すなわちピン）を有する。ある場合には、
２つの電子装置は同じ機能を行なうが、相異なる「ピン
配列」、すなわち＋１０リード線の互いに異なる論理的
構成を有する。従って、１人の製造業者による１つの回
路は、それが他の製造業者による他の回路と名目上は同
一の機能を持っていても、後者の回路に対しビン対ビン
の互換性を有する交換品として使用することはできない
。従って、第１の回路が交換部品として正常に機能する
ためには、第１の回路が使用される大きい装置に対し費
用のかかる再結線が必要になる。

そのようなビン対ビンの非互換性が存在するいくつかの
例においては、論理的なピン配列の相違は、単に、Ｉ１
０リード線についてのみ生じる。

入出力信号通路（例えば、制御コードに対するもの）と
して使用される他のリード線は、固定されたパターンを
有する。

［発明が解決しようとする問題点］従って、製造業者は、再構成可能なＩ１０ピン配列を有
するように、ある回路を製作し、そのおのおのの回路自
身は機能的には互換性はあるがＩ１０ビン配列の論理的
配置は変化するようにして、おのおのの回路が多数の大
きい装置の中で使用できるようにすることが大いに望ま
しい。製造業者は、構成可能なＩ１０装置を有する回路
を供給することにより、以前には競合業者が製造した異
なった構成の回路を購入するより他に仕方がなかった購
買者に対し、機能的に互換性のある回路を効果的に提供
することができる。ざらに、その製造業者は、必要な回
路の在庫品の量を大幅に減少させることができ、また、
論理的なＩ１０ビン配列のみが異なるだけでほぼ同一の
回路の製造のために、別個の生産ラインを割当てる必要
がなくなる。

従って、本発明の１つの目的は、使用者が選択しつるＩ
１０ビン配列の構成を記憶するための電気的に消去可能
な記憶回路の技術を利用した再構成可能なＩ１０装置を
提供し、それにより、Ｉ１０ビン配列の構成のみが異な
る１つまたはそれ以上の機能的に互換性を有する回路を
、単一の回路で置き換えることである。

Ｅ問題点を解決するための手段とその作用］本発明の第
１の実施例の回路は、１つまたはそれ以上の電気的に消
去可能な記憶回路を含むＩ／Ｏブロックの中に所望のイ
ンタフェース構成コードを記憶するようにされており、
かつ、その記憶された構成コードを検出しかつデコード
し、次にその構成コードに基づいていくつかの制御信号
の中の１つを始動させるためのデコード回路を備えてい
る。それらの制御信号は、さらに、１つまたはそれ以上
の構成可能なインタフェース回路によって検出され、そ
れらのインタフェース回路のおのおのは、検出された制
御信号の値に依存して、入力状態または出力状態に選択
的にセットされる。

本発明の第２の実施例においては、Ｉ／Ｏの直接的な表
示が、電気的に消去可能な記憶回路を含む構成ブロック
の中に記憶され、そして、構成可能なインタフェース回
路のおのおのが、上記の表示を直接検出しかつデコード
して、その構成可能なインタフェース回路の状態を入力
状態または出力状態にセットする。

本発明の第３の実施例においＣは、構成可能なインタフ
ェース回路のおのおのは、専用の電気的に消去可能な記
憶回路を含み、その記憶回路は、構成可能なインタフェ
ース回路の状態を入力状態または出力状態として記憶す
るように独立してセットされつる。

［実施例］第１図は、本発明の第１の好適実施例の再構成可能なＩ
１０装置１０のブロック図であり、Ｉ１０装置の全体的
構成を示している。第１図に示された例は、使用者が選
択可能な構成コードを記憶するＩ／Ｏブロック１１を含
んでいる。この例においては、コードは４ビットの長さ
であるが、ここで説明する本発明の簡単な拡張により、
任意のビット数を用いることができる。説明を容易にす
るために、以下の説明においては、引続き４ビツトの構
成コードの例を用いることにする。ｎ個のコードビット
を用いた場合に可能となる構成の数は２°である。これ
らのｎビットの構成コードのいずれも、電気的に消去可
能な記憶回路を用いたＩ／Ｏブロック１１の中に記憶さ
れる。

Ｉ／Ｏブロック１１への入力は、外部から供給される信
号■。から■３までであり、これらの信号はＩ／Ｏブロ
ック１１の中に記憶されるべき特定の構成コードを表わ
している。高電圧検出回路（ＨＶＤ）１２が電源電圧源
ＶｃＣ１３に接続されているＨＶＤ回路１２は、■Ｃｃ
が高電圧レベルに上昇したとき、それを検出する。この
検出が行なわれると、ＨＶＤ回路１２はその出力信号Ｈ
ＶＣＣを論理値「１」にセットし、それによりＩ／Ｏブ
ロック１１のプログラミングを可能にする。

能にする。

Ｉ／Ｏ構成ブロツク１１の出力は、信号線路±Ｖ　から
士■３までによって示されており、入力構成コードのコ
ピー（再生）又はその補数のコ　　　　　、；ビーから
成る。これらの信号線路は構成デコーダ回路１４に接続
されており、この構成デコーダ回路１４は、Ｉ／Ｏブロ
ック１１からの真数または補数の出力信号のさまざまな
組合せと結合された１組のＮＯＲデコーダを含んでいる
。構成デコーダ回路１４の出力は、１組の、２４個のＩ
／Ｏ制御制御線路Ｚ　から７１５までを含んでいる。（
以下、Ｚｏから７１５までは、Ｉ／Ｏ制御制御子のもの
を示すためにも用、いられる。）これらのＩ／Ｏ制御制
御線路Ｚ−７１５の中の１つだけが、構成デコーダ１４
に結合された任意の単一の構成コードに対して始動され
る。

Ｉ／Ｏブロック１１の中に記憶される溝底コードは、包
括的な（グローバル）コードであり、おのおのの構成可
能なインタフェース１５の制御装置は、おのおのの構成
可能なインタフェースの中に局所的に配設される。構成
デコーダ１４の出力（構成制御信号Ｚ。−７ｌ５）は、
１つまたは複数の構成可能なインタフェース回路１５に
結合されており、そのインタフェース回路１５のおのお
のは、１つまたは複数の始動された構成制御信号の存在
を検出するようにあらかじめセットされている。この検
出は、特定の構成可能なインタフェース回路が入力状態
または出力状態にあることを要求するＩ／Ｏ制御制御子
ずべてに対して論理和演ｐを行なうことにより、かつ、
構成可能なインタフェース回路１５を適正な状態にセッ
トづるそれぞれの入力使用可能信号または出力使用可能
信号を発生することにより行なわれる。入力状態におい
ては、構成可能なインタフェース回路１５は、入力信号
ＩＮを受け取り、その信号を、そ　　　　　・、。

の構成可能なインタフェース回路に結合された他の回路
に送ることができる。また、構成可能なイ　　　　、１
６ンタフエース回路１５が出力回路として構成され　　
　　・ているときは、それに結合された他の回路からの
出力信号が上記構成可能なインタフェース回路からＯＵ
Ｔ信号として送り出される。おのおのの構　　　　　゛
成可能なインタフェース回路１５は、シュミットトリガ
形の構成可能なＩ１０ドライバを含んでいる。

第２図は、Ｉ／Ｏの部分ブロックの概略図　　　　　゛
である。第１図のＩ／Ｏ構成ブロツク１１は、構成コー
ドの各入力ビットに対し、１つのＩ／Ｏの部分ブロック
を含んでいる。もし、第１図に示したＨＶＤ回路１２が
■ｃｏ電源からの高電圧レベルを検出すると、ト＋ＶＣ
Ｃ論理信号が始動される。このＨＶＣＣ論理信号は、入
力構成コード信号（第２図の中に「Ｉｘ」として図示さ
れている）との論理積演算が行われることにより、もし
入力構成コード信号が論理値の「１」であれば、プログ
ラム信号ＰＲＯＧを発生し、他方、もし入力構成コード
信号が論理値の「０」であれば、消去信号ＥＲＡＳを発
生する。ＰＲＯＧおよびＥＲＡＳの両信号は、プログラ
ム／消去信号制御回路２０へ送られる。この制御回路２
０は、これらの２つの信号の中の始動された一方の信号
を、適当な高電圧のプログラム信号ＰＳまたは消去信号
ＥＳに翻訳する。

プログラム／消去信号制御回路２０よりの３つの出力信
号（ＥＳ、ＰＳ、ＰＲＯＧ）　は、Ｉ１０ヒユーズ回路
２１を消去またはプログラムするために用いられる。Ｉ
１０ヒユーズ回路２１の中の電気的に消去可能な記憶回
路が消去されると、■／Ｏの部分ブロックの出力信号ｖ
ｘは論理値のｒＯＪになり、他方、Ｉ１０ヒユーズ回路
２１がプログラムされると、その出力信号■８は論理値
の「１」になる。各Ｉ１０ヒユーズ回路２１からの出力
信号Ｖｘの補数も、また、関連したインバータゲート２
２によって作成される。当業技術分野においては公知の
ように、電気的に消去可能な記憶素子は、再プログラム
可能であり、かつ、持久性である。

第３図は、第２図に示されたＩ／Ｏの部分ブロックのプ
ログラム／消去信号制御回路２０およびＩ１０ヒユーズ
回路２１の詳細な回路構成が示されている。プログラム
／消去信号制御回路２０およびＩ１０ヒユーズ回路２１
は、ＮチャネルおよびＰチャネルの両方の形式のトラン
ジスタを用いて構成されている。さらに、Ｉ１０ヒユー
ズ回路２１は、電気的に消去可能な記憶素子２３を含ん
でいる。第３図において、もし、プログラム／消去信号
制御回路２０への入力信号であるプログラム信号ＰＲＯ
Ｇが論理レベル「１」であれば、プログラム／消去信号
制御回路２ｏの出力量号ＰＳは、■　電圧源と等しい電
位の高電圧レベルにｐセットされる。プログラム信号ＰＲＯＧと消去信号ＥＲ
ＡＳとは、互いに補数の関係にあるので、そのとき、消
去信号ＥＲＡＳは論理レベルの「０」である。

入力信号の消去信号ＥＲＡＳが論理値の「１」であれば
（そのときは入力信号のプログラム信号ＰＲＯＧは論理
値の「０」であることを意味する）、出力信号ＥＳは高
電圧レベルにセットされ、他方、出力信号ＰＳは接地レ
ベルにセットされる。

！１０ヒユーズ回路２１の出力Ｖは、もし電気的に消去
可能な記憶素子２３が論理値「１」にプログラムされて
いれば、論理値１になり、もし電気的に消去可能な記憶
素子２３が消去されて論理値ｒＯＪの状態にあれば、論
理値ｒＯＪになる。

第４ａ図には、第１図に示されている構成デコーダ回路
１４の一般的な概略回路が示されている。

構成デコーダ回路１４も、また、Ｎチャネルトランジス
タおよびＰチャネルトランジスタを用いて構成されてい
る。第４ａ図に示された特定の例においては、４ビツト
の構成コードが例示されている。第４ａ図に示された回
路は、所望により、より長い構成コードに適合するよう
に拡張できる。

構成デコーダは、実際には、第４ａ図に示された一般的
な回路と同様な構成のＮＯＲデコーダの多数の組を含ん
でいる。そして、構成デコーダの可能な出力のおのおの
に対して、第４ａ図に示したような構成デコーダ部分ブ
ロックが１つ存在する。構成デコーダは、Ｉ／Ｏブロッ
ク１１から受け取った構成コードをデコードし、単一の
構成制御信号線路を始動させる。これらの信号線路（こ
の例においてはｚ−７１５で示されている）は、構成コ
ードのすべての可能な数学的組合せ（この例においては
、■　よりＶ３までの真数および補数の組合せによって
示される）を表わす。

すなわち、第４ａ図の例のように４ビツトから成る構成
コードの場合は、構成デコーダは、任意の単一の構成コ
ードに応答して１６個の出力線路の中の１つを論理値「
１」にセットする。一般に、構成デコーダ１４は、ｒｎ
Ｊビットの入力を２゜個の信号線路に変換し、任意の１
つのｎビットコードに対して、２　個の信号線路の中の
１つだけを始動させる。

第４ｂ図には、構成デコーダの部分ブロックに対する真
理値表が示されている。例えば、もしＩ／Ｏ構成ブロツ
ク１１からの全ての出力が論理値「１」　（すなわち、
真（Ｔ））であれば、構成制御線路Ｚ。のみが論理値［
１ｊにセットされる。

また、もしＩ　／ｌｌアブロック１１らの出力構成コー
ドの全てのピッ１−が論理値「Ｏ」　（すなわち、偽（
Ｆ））であれば、出力Ｚ１５のみが論理値「１」にセッ
トされる。

第５図には、単一の構成可能なインタフェース回路１５
の概略図が示されている。ＯＲゲート５０は、このイン
タフェースを出力状態にセットするように、単一構成制
御信号（この例では、Ｚ。

〜Ｚ１５）の全てに対して論理和演算を行う。例えば、
もし構成コードｒｏ０００Ｊ　２はｒｌｌｌｌＪがＩ／
Ｏブロック１１の中に記憶されている時は、常に、特定
の構成可能なインタフェース回路１５を出力状態にした
いときは、ＯＲゲート５０の１４個の入力はスイ）スイ
ツチにより接地に接続し、残余の２人力を、スイ）スイ
ツチにより構成制御線路ＺｏおよびＺ１５に接続する。

ＯＲゲート５０の出力は、出力使用可能信号（ＯＬＪＴ
ＥＮ）と、その補数である入力使用可能信号＜ＩＮＥＮ
）とである。これらの入力及び出力使用可能信号は、そ
れぞれＡＮＤゲート５２及び５３を経て、構成可能なＩ
１０ドライバ５１に供給される。ゲートされた出力使用
可能信号ＯＥＮおよびゲートされた入力使用可能信号Ｉ
ＥＮは、Ｉ／Ｏブロック１１が、ＨＶＣＣ信号により、
そのプログラミングが可能にされ、構成コードが記憶さ
れつつある時には、同じＨＶＣＣ信号の補数信号により
使用禁止状態におかれる。

第６図には、第５図に図示した構成可能な■１０ドライ
バ５１の詳細な回路構成が示されている。

構成可能なＩ１０ドライバ５１は、第６図に図示の構成
の中に、多数のＮチャネルトランジスタおよびＰチャネ
ルトランジスタを含んでおり、ＡＮＤゲート５２（第５
図）からの入力使用可能信号ＩＥＮが論理値「１」であ
る時には、常に、使用可能にされるシユミツトトリガ形
入力バツフア６０と、ＡＮＤグーと５３（第５図）から
の出力使用可能信号ＯＥＮが論理値「１」である時には
、常に、使用可能にされるシュミットトリガ形三状態出
力バツファ６１とを備えている。入力バッファ６０が使
用禁止にされると、入力信号線路１（Ｖ）は論理値「０
」になり、使用禁止にされる。

出力バッファ６１が使用禁止にされると、この出力バッ
ファ６１は高出力インピーダンス状態〈ずなわち「第３
状態」〉にセットされ、入力／出力信号線路ＩＮ　（ｙ
）１０ＵＴ　（ｙ）に対し高インピーダンス負荷を与え
る。

通常、構成デコーダ１４〈第１図参照）からの構成制御
信号出力には、多ルの構成可能なインタフェース回路１
５が結合される。例えば、８個の構成可能なインタフェ
ース回路１５を構成デコーダ１４の出力に結合すること
ができる。これらの構成可能なインタフェース回路１５
のおのおのは、相異なる構成コードによって、入力状態
または出力状態にセットされる。例えば、Ｉ／Ｏブロッ
ク１１の中に記憶されている構成コードが２進数ｒ００
００Ｊである時には、８個の構成可能なインタフェース
のすべてを入力状態にセットすることができる。構成コ
ードが２進数ｒ０００１Ｊである時には、構成可能なイ
ンタフェース回路１より４までを入力状態にセットし、
同時に、インタフェース回路５より８までを出力状態に
セットすることができる。ざらに、他の例として、もし
　　　　　つＩ／Ｏブロック１１の中に記憶されている
構成コードが２進数ｒ００１０Ｊである時には、８個の
構成可能なインタフェース回路のすべてが出力状態にセ
ットされる。このようにして、本発明によれば、電子装
置の設計者に対し、礪能的には他の回路との互換性を有
するが、入出力信号り−ド線の構成においてそれと相違
する回路を設計する場合に、極めて大きい融通性を与え
ることが可　　　　　・・。

「能になる。このことは、本発明が集積回路の入出力構成
に適用される場合に、特に、重要な意味を　　　　　゛
１持つ。　　　　　　　　　　　　　　　　　　　　　　
　　　、、・第７図には、第２の実施例の再構成可能な
Ｉ１０装置の構成が示されている。この構成において　
　　　　゛は、Ｉ／Ｏブロック１１への入力信号は、第
１図に示された構成デコーダ１４の出力「Ｚｘ」と直接
比較されるようになっている。すなわち、第７図におけ
る入力信号■　よりＩ　までの中のｎただ１つだけが論理値「１」にセットされつる。

そして、それは、第１図に関連して説明したように、Ｉ
／Ｏブロック１１の中に記憶される。

ただし、このＩ／Ｏブロック１１は、構成コードだけが
記憶されればよかった第１図の場合よりも多くのＩ／Ｏ
の部分ブロック（第２図に示された形式と同一のもの）
を含んでいる必要がある。おのおののＩ／Ｏの部分ブロ
ックからの出力は、対応するそれぞれのＩ１０ヒユーズ
回路内に記憶された値のみから成り、この値の補数の発
生の必要はない。それは、そのような補数は、後に本装置内の中で使用されることはないからである。

従って、この実施例におけるＩ／Ｏブロック１１からの
出力Ｖ。−ｖｏの数は、もとの入力Ｉ　〜■　の数に等
しい。第７図に示されてｎｎいるように、Ｉ　／　ＯＩＩ成ツブロック１１らの出力
■ｏ〜■ｏは、本装置の中の構成可能なインタフェース
回路１５のおのおのに結合される。おのおのの構成可能
なインタフェース回路の構成および動作は、第５図に関
連して前述した通りである。

第８図には、第３の実施例の再構成可能なＩ１０装叙の
構成が示されている。この装置においては、おのおのの
個々の構成可能なインタフェース回路８０は、他のすべ
ての構成可能なインタフェース回路とは無関係な入力状
態または出力状態に構成される。上記装置においては、
入力／出力信号リード線ＩＮ　（ｙ）〜０ＬＩＴ　（Ｖ
）は、おのおのの構成可能なインタフェース回路８０に
対してプログラミング情報を送るために用いられる。そ
のような構成可能なインタフェース回路８０のおのおの
は、自分自身、のＩ／Ｏの部分ブロックを含み、それは
、第２図に示した回路と本質的に同一のものである。電
源Ｖ　　１３が高電圧レベル　　　　ＣＣまで上げられると、高電圧検出回路１２は論理信号ＨＶ
ＣＣを論理値「１」にセットする。この論理信号ＨＶＣ
Ｃの論理値「１」へのセットにより、Ｉ／Ｏの部分ブロ
ック８１のセットが可能にされ、他方、入力使用可能信
号ＩＥＮおよび出力使用可能信号ＯＥＮは使用禁止され
る。Ｉ／Ｏの部分ブロック８１は、ＨＶ　ＣＣが論理値
「１」であり、かつＩＮ　（ｙ）１０ＵＴ　（ｙ）が論
理値「１」または論理値「０」である時に、それぞれプ
ログラムされ、または消去される。ＨＶＣＣ信号が論理
値「０」にリセットされた時は、Ｉ／Ｏ部分ブロック８
１の出ノ）ｒＶＪは、このｌ１０ＩＩ成部分ブロック８
１が既にプログラムされているか、または消去されてい
るかによって、それぞれ論理値「１」または「０」を示
す。このｒＶＪの値は、構成可能なＩ１０ドライバの状
態を適当な入力状態または出力状態にセットする。

本発明は、広範囲の適用分野を有し、集積回路から種々
の組立てられた部分装置に至るまでの任　４゜意のレベ
ルの電子部品又は装置に対して適用することにより、電
子装置を完全にするために用いることができる。

以上述べたように、本発明をいくつかの実施例について
説明したが、上述の説明は限定的な意味に解釈してはな
らない。以上の説明を参照することにより、本発明の好
適実施例又は他の実施に対するさまざまな改変が可能で
あることは当業者にとって明白である。従って、本発明
の特許請求の範囲は、本発明の真の範囲内に属するあら
ゆる改変または実Ｍｉｆｆ４に及ぶこ七を意図するもの
である。　　　　′［発明の効果１３．・・本発明によれば、使用者により選択可能なＩ／Ｏピン端
子構成を記憶するための電気的に消去可能な記憶回路を
用いた再構成可能なＩ１０装置が得られ、それにより、
機能的には互換性を有するが、Ｉ／Ｏピン端子構成のみ
を異にする１つまた１゜はそれ以上の回路を単一回路によって置換することが可
能になる。

【図面の簡単な説明】

第１図は、本発明のＮ１の好適実施例の再構成可能なＩ
１０装置の全体的ブロック図である。第２図は、Ｉ／Ｏの部分ブロックを示す概略図である。第３図は、プログラム／消去信号制御部分回路−および
Ｉ１０ヒユーズ部分回路を示す概略回路図である。第４ａ図は、一般的な構成デコーダを示す概略回路図で
ある。第４’ｂ図は、構成デコーダの出力に対する４個のオペ
ランドを含む真理値表の例示図である。第５図は、構成可能なインタフェース回路の概略回路図
である。第６図は、構成可能なＩ１０ドライバの概略回路図であ
る。第７図は、本発明の第２の実施例の再構成可能なＩ１０
装置のブロック図である。第８図は、本発明の第３の実施例の再構成可能なＩ１０
装置の概略図である。以上の緒図図において、同−又は類似の素子に対しては
、同一の参照番号が用いられている。［符号の説明］１０・・・・・・再構成可能なＩ１０装置、１１・・・
・・・Ｉ／Ｏブロック、１４・・・・・・構成デコーダ
回路、１５・・・・・・構成可能なインタフェース、２
１・・・・・・Ｉ１０ヒユーズ回路、２３・・・・・・
消去可能な記憶素子、５０・・・・・・ＯＲゲート、５
１・・・・・・構成可能なＩ１０ドライバ、５２．５３
・・・・・・ＡＮＤゲート、６０・・・・・・シユミツ
トトリガ形入力バツフア、６１・・・・・・シュミット
トリガ形３状態出力バツファ、８０・・・・・・構成可
能なインタフェース回路、８１・・・・・・Ｉ／Ｏの部
分ブロック。

Claims

【特許請求の範囲】

（１）再構成可能な電子的入出力（Ｉ／Ｏ）装置であつ
て、（イ）Ｉ／Ｏ構成コードを受け取り、かつ、記憶するた
めの再プログラム可能なＩ／Ｏ構成回路、（ロ）前記Ｉ
／Ｏ構成回路の出力に結合され、前記Ｉ／Ｏ構成回路よ
りの出力Ｉ／Ｏ構成コードを受け取り、かつデコードし
、前記Ｉ／Ｏ構成コードの値に基づいて複数の構成制御
信号出力の１つを始動させるための構成デコーダ回路、
及び（ハ）少なくとも１つの構成可能なインタフエース
回路であつて、前記複数の出力構成制御信号に結合され
、選択可能な数の始動された構成制御信号を検出するた
めの装置と、前記検出装置の検出結果に応答して、外部
よりの入力信号を受け取り、あるいは外部への出力信号
を送り出すようにセツトされる装置とを有する前記少な
くとも１つの構成可能なインタフエース回路、を包含した再構成可能な電子的入出力装置。
（２）特許請求の範囲第１項に記載の装置において、前
記Ｉ／Ｏ構成回路は、前記Ｉ／Ｏ構成コードのビツトの
おのおのを、電気的に消去可能な記憶回路の中に記憶す
るための装置を含んでいる再構成可能な電子的入出力装
置。
（３）特許請求の範囲第１項に記載の装置において、前
記構成デコーダ回路は、ｎビツトのＩ／Ｏ構成コードを
デコードし、前記構成デコーダ回路のデコード結果に応
答して２＾ｎ個の前記構成制御信号の１つを始動させる
ように構成されている再構成可能な電子的入出力装置。
（４）特許請求の範囲第１項に記載の装置において、前
記構成可能なインタフエース回路のおのおのは、（イ）スイツチにより選択自在に前記構成制御信号に結
合される構成制御信号記録回路であつて、少なくとも１
つの始動された構成制御信号を検出し、かつ、前記検出
の結果に応答して入力使用可能信号および出力使用可能
信号を発生するための前記構成制御信号記録回路、及び（ロ）前記構成可能なインタフエース回路の状態を、入
力使用可能信号を受け取つた時には入力状態に、出力使
用可能信号を受け取つた時には出力状態にセツトするた
めの構成可能なＩ／Ｏドライバ回路、を包含した再構成可能な電子的入出力装置。
（５）特許請求の範囲第４項に記載の装置において、前
記構成可能なＩ／Ｏドライバ回路は、前記入力使用可能
信号により始動されるシユミツトトリガ形入力バツフア
回路と、前記出力使用可能信号により始動されるシユミ
ツトトリガ形三状態出力バツフア回路とを包含した再構
成可能な電子的入出力装置。
（６）再構成可能な電子的入出力（Ｉ／Ｏ）装置であつ
て、（イ）ただ１つの始動されたビツトを有するＩ／Ｏ構成
状態コードを受け取り、かつ、記憶し、前記Ｉ／Ｏ構成
状態コードをＩ／Ｏ構成制御信号として出力するための
再プログラム可能なＩ／Ｏ構成回路、及び（ロ）少なくとも１つの構成可能なインタフエース回路
であつて、前記出力Ｉ／Ｏ構成制御信号に結合され、選
択可能な数の始動されたＩ／Ｏ構成制御信号を検出する
ための装置と、前記検出装置の検出結果に応答して、外
部よりの入力信号を受け取り、あるいは外部への出力信
号を送り出すようにセツトされる装置とを有する前記少
なくとも１つの構成可能なインタフエース回路、を包含した再構成可能な電子的入出力装置。
（７）特許請求の範囲第６項に記載の装置において、前
記Ｉ／Ｏ構成回路は、前記Ｉ／Ｏ構成状態コードのビツ
トのおのおのを、電気的に消去可能な記憶回路の中に記
憶するための装置を含んでいる再構成可能な電子的入出
力装置。
（８）特許請求の範囲第６項に記載の装置において、前
記構成可能なインタフエース回路のおのおのは、（イ）スイツチにより選択自在に前記Ｉ／Ｏ構成制御信
号に結合される構成制御信号記録回路であつて、少なく
とも１つの始動された構成制御信号を検出し、かつ、前
記検出の結果に応答して入力使用可能信号および出力使
用可能信号を発生するための前記構成制御信号記録回路
、及び（ロ）前記構成可能なインタフエース回路の状態を、入
力使用可能信号を受け取つた時には入力状態に、出力使
用可能信号を受け取つた時には出力状態にセツトするた
めの構成可能なＩ／Ｏドライバ回路、を包含した再構成可能な電子的入出力装置。
（９）特許請求の範囲第８項に記載の装置において、前
記構成可能なＩ／Ｏドライバ回路は、前記入力使用可能
信号により始動されるシユミツトトリガ形入力バツフア
回路と、前記出力使用可能信号により始動されるシユミ
ツトトリガ形三状態出力バツフア回路とを包含した再構
成可能な電子的入出力装置。
（１０）Ｉ／Ｏ構成ビツトを受けとり、かつ、記憶する
ように構成され、さらに、前記Ｉ／Ｏ構成ビツトに応答
して、外部よりの入力信号を受け取り、あるいは外部へ
の出力信号を送り出すようにセツトされる装置を有する
少なくとも１つの再プログラムができる構成可能なイン
タフエース回路を包含した再構成可能な電子的入出力装
置。
（１１）特許請求の範囲第１０項に記載の装置において
、前記構成可能なインタフエース回路は、前記Ｉ／Ｏ構
成ビツトを、電気的に消去可能な記憶回路の中に記憶す
るための装置を含んでいる再構成可能な電子的入出力装
置。
（１２）特許請求の範囲第１０項に記載の装置において
、前記構成可能なインタフエース回路のおのおのは、前
記構成可能なインタフエース回路の状態を、もし前記Ｉ
／Ｏ構成ビツトが第１の状態にある時には、入力状態に
、また、もし前記Ｉ／Ｏ構成ビツトが第２の状態にある
時には、出力状態にセツトとするための構成可能なＩ／
Ｏドライバ回路を含んでいる再構成可能な電子的入出力
装置。
（１３）特許請求の範囲第１２項に記載の装置において
、前記構成可能なＩ／Ｏドライバ回路は、前記Ｉ／Ｏ構
成ビツトが前記第１の状態にある時に始動されるシユミ
ツトトリガ形入力バツフア回路と、前記Ｉ／Ｏ構成ビツ
トが前記第２の状態にある時に始動されるシユミツトト
リガ形三状態出力バツフア回路とを包含した再構成可能
な電子的入出力装置。