JPS6234155B2 - - Google Patents
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- JPS6234155B2 JPS6234155B2 JP56015741A JP1574181A JPS6234155B2 JP S6234155 B2 JPS6234155 B2 JP S6234155B2 JP 56015741 A JP56015741 A JP 56015741A JP 1574181 A JP1574181 A JP 1574181A JP S6234155 B2 JPS6234155 B2 JP S6234155B2
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- Japan
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- layer
- base
- semiconductor device
- gate protection
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、絶縁ゲート保護半導体装置に関す
る。さらに詳しくは、本発明は、絶縁ゲート型電
界効果トランジスタ（以下、MOSFET）のゲー
ト絶縁膜の静電破壊防止のために用いられる保護
ダイオードの構造に関する。
る。さらに詳しくは、本発明は、絶縁ゲート型電
界効果トランジスタ（以下、MOSFET）のゲー
ト絶縁膜の静電破壊防止のために用いられる保護
ダイオードの構造に関する。
従来、絶縁ゲート保護ダイオードは、主として
MOSFETと同一基板中に設けられていた。その
ため、基板が、ドレーン領域として動作するたて
形MOSFETの場合には、寄生トランジスタによ
るサイリスタ動作が生じて破壊するなど、実用上
の大きな障害となつている。この問題点を解決す
るため、この種の保護ダイオードをMOSFET基
板と分離された絶縁膜上に設ける構造が、すでに
提案されている（特願昭52―95045号参照）。該保
護ダイオードは、多結晶シリコン層を用い、この
層中に部分的に高濃度不純物領域を形成し、該領
域間でのパンチスルー耐圧により電圧を規定する
構造を有している。この形のゲート保護ダイオー
ドの欠点は、動作原理上、耐圧が加工精度に大き
く依存するため、その絶対値のバラツキが大きく
なること、および耐破壊強度が小さいことであ
る。
MOSFETと同一基板中に設けられていた。その
ため、基板が、ドレーン領域として動作するたて
形MOSFETの場合には、寄生トランジスタによ
るサイリスタ動作が生じて破壊するなど、実用上
の大きな障害となつている。この問題点を解決す
るため、この種の保護ダイオードをMOSFET基
板と分離された絶縁膜上に設ける構造が、すでに
提案されている（特願昭52―95045号参照）。該保
護ダイオードは、多結晶シリコン層を用い、この
層中に部分的に高濃度不純物領域を形成し、該領
域間でのパンチスルー耐圧により電圧を規定する
構造を有している。この形のゲート保護ダイオー
ドの欠点は、動作原理上、耐圧が加工精度に大き
く依存するため、その絶対値のバラツキが大きく
なること、および耐破壊強度が小さいことであ
る。
本発明は、以上述べた従来技術の問題点を解決
するために、有効な新規構造の絶縁ゲート保護半
導体装置を提供することを目的とする。
するために、有効な新規構造の絶縁ゲート保護半
導体装置を提供することを目的とする。
本発明の絶縁ゲート保護半導体装置では上記目
的を達成するために、絶縁膜上に設けられた保護
ダイオードがたて形MOSFETのベース領域もし
くはソース領域に接続された領域をゲートとした
MOSFET動作をすることを特徴とした構造を含
むゲード保護半導体装置である。
的を達成するために、絶縁膜上に設けられた保護
ダイオードがたて形MOSFETのベース領域もし
くはソース領域に接続された領域をゲートとした
MOSFET動作をすることを特徴とした構造を含
むゲード保護半導体装置である。
以下、本発明の絶縁ゲート保護半導体装置を、
実施例により詳細に説明する。
実施例により詳細に説明する。
実施例 １
第１図は、本発明の実施例で、たて形
MOSFETとそれに接続されたゲート保護素子の
ａ平面パタンの一部、bA―A′線の断面構造図、
ｃ等価回路である。ここで、１はｎ形半導体（Si
等）基体（比抵抗20Ω・cm厚さ35μｍ）、２はゲ
ート絶縁膜（SiO2等厚さ300nm以下、例えば
130nm）、３はフイールド部絶縁膜（SiO2等、厚
さ0.6μｍ）、４は多結晶半導体層（Si等、不純物
ドープなしもしくは極く微量（1013cm-3以下）に
不純物がドープされたもの、厚さ0.4μｍ）、５は
高濃度不純物をドープした多結晶半導体層（Si
等）で電極７に接続されている。６は高濃度不純
物をドープした多結晶半導体層（Si等）で電極８
に接続されている。また、１２はｐ形不純物層で
シート抵抗1KΩ／□、深さ10μｍである。以上
のもので構成されたゲート保護素子は、ｃ図に示
した多結晶SiによるMOSFETD1となり、たて形
のMOSFETQ1に接続されている。該たて形
MOSFETは、ｎ形高濃度不純物領域のソース領
域１１、上記１２に接続されたｐ形のベース領域
１２′、ゲート絶縁膜（SiO2等）１０、多結晶半
導体層（Si等）のゲート電極９、ソース電極７
１、ドレイン電極１４、ｎ形高濃度不純物半導体
（Si等）基板１３より成つている。なお７′，
８′，７１′，９′は電極コンタクト部である。
MOSFETとそれに接続されたゲート保護素子の
ａ平面パタンの一部、bA―A′線の断面構造図、
ｃ等価回路である。ここで、１はｎ形半導体（Si
等）基体（比抵抗20Ω・cm厚さ35μｍ）、２はゲ
ート絶縁膜（SiO2等厚さ300nm以下、例えば
130nm）、３はフイールド部絶縁膜（SiO2等、厚
さ0.6μｍ）、４は多結晶半導体層（Si等、不純物
ドープなしもしくは極く微量（1013cm-3以下）に
不純物がドープされたもの、厚さ0.4μｍ）、５は
高濃度不純物をドープした多結晶半導体層（Si
等）で電極７に接続されている。６は高濃度不純
物をドープした多結晶半導体層（Si等）で電極８
に接続されている。また、１２はｐ形不純物層で
シート抵抗1KΩ／□、深さ10μｍである。以上
のもので構成されたゲート保護素子は、ｃ図に示
した多結晶SiによるMOSFETD1となり、たて形
のMOSFETQ1に接続されている。該たて形
MOSFETは、ｎ形高濃度不純物領域のソース領
域１１、上記１２に接続されたｐ形のベース領域
１２′、ゲート絶縁膜（SiO2等）１０、多結晶半
導体層（Si等）のゲート電極９、ソース電極７
１、ドレイン電極１４、ｎ形高濃度不純物半導体
（Si等）基板１３より成つている。なお７′，
８′，７１′，９′は電極コンタクト部である。
第１図に示した装置の製造プロセスを第２図に
示す。(a)不純物を高濃度にドーブしたｎ形Si基板
１３上に、ｎ形Siエピタキシヤル層１を形成した
基体を用いる。表面酸化膜３形成後、選択的にエ
ツチングし、該領域にｐ形不純物層１２を形成す
る。この形成は、B″イオンを75keVで４×1013cm
-2打込み後、DryD2中、1200℃、８時間拡散によ
る。(b)ゲート保護素子およびたて形MOSFET部
の酸化膜を選択的にエチングし、該領域にゲート
酸化膜２，１０を厚さ130nm形成する。次に多結
晶Si4，９を600℃で厚さ0.4μｍ形成後、選択的
にエツチングする。(c)この場合該選択マスク用レ
ジストを残したまま、ベース領域１２′形成用の
フオト・エツチング工程を行ない、該フオト・レ
ジストもマスクとしてB″イオン打込み（75keV，
７×1013cm-2）を行なう。その後これらのレジス
ト膜を除去し、1200℃で、DryO2中１時間、
DryN2中３時間拡散する。この場合、多結晶Si上
に約0.2μｍの厚さの熱酸化膜が形成される。該
熱酸化膜４′を選択的に残して、ｎ形高濃度不純
物拡散を行ない、５，６，１１の領域を形成す
る。この工程により、たて形MOSFETのチヤネ
ル領域１２′およびゲート保護ダイオードD1が形
成される。(d)全面にりんガラス保護膜１５を形成
後、電極コンタクト用のフオト・エツチングを行
なう。この後、Al蒸着、電極形成により、第１
図ｂの構造の装置を製作することができる。
示す。(a)不純物を高濃度にドーブしたｎ形Si基板
１３上に、ｎ形Siエピタキシヤル層１を形成した
基体を用いる。表面酸化膜３形成後、選択的にエ
ツチングし、該領域にｐ形不純物層１２を形成す
る。この形成は、B″イオンを75keVで４×1013cm
-2打込み後、DryD2中、1200℃、８時間拡散によ
る。(b)ゲート保護素子およびたて形MOSFET部
の酸化膜を選択的にエチングし、該領域にゲート
酸化膜２，１０を厚さ130nm形成する。次に多結
晶Si4，９を600℃で厚さ0.4μｍ形成後、選択的
にエツチングする。(c)この場合該選択マスク用レ
ジストを残したまま、ベース領域１２′形成用の
フオト・エツチング工程を行ない、該フオト・レ
ジストもマスクとしてB″イオン打込み（75keV，
７×1013cm-2）を行なう。その後これらのレジス
ト膜を除去し、1200℃で、DryO2中１時間、
DryN2中３時間拡散する。この場合、多結晶Si上
に約0.2μｍの厚さの熱酸化膜が形成される。該
熱酸化膜４′を選択的に残して、ｎ形高濃度不純
物拡散を行ない、５，６，１１の領域を形成す
る。この工程により、たて形MOSFETのチヤネ
ル領域１２′およびゲート保護ダイオードD1が形
成される。(d)全面にりんガラス保護膜１５を形成
後、電極コンタクト用のフオト・エツチングを行
なう。この後、Al蒸着、電極形成により、第１
図ｂの構造の装置を製作することができる。
第３図は、本発明のゲート保護装置の電流―電
圧特性を示すものである。ここで、第１図での５
と６のｎ形高濃度不純物間の間隔ｌは、マスク上
で12μｍである。実効長l′は、ｌから（ｎ形高濃
度不純物層の横方向拡散の距離）×２を引いたも
のとなる。この装置の耐圧は、順方向で３１Ｖ、
逆方向で20Vである。つまり、この装置は耐圧が
順、逆共に15V以上あるためにMOSFETのゲー
ト電極に並列に接続して、ゲート保護用として用
いることができる。
圧特性を示すものである。ここで、第１図での５
と６のｎ形高濃度不純物間の間隔ｌは、マスク上
で12μｍである。実効長l′は、ｌから（ｎ形高濃
度不純物層の横方向拡散の距離）×２を引いたも
のとなる。この装置の耐圧は、順方向で３１Ｖ、
逆方向で20Vである。つまり、この装置は耐圧が
順、逆共に15V以上あるためにMOSFETのゲー
ト電極に並列に接続して、ゲート保護用として用
いることができる。
第４図は、本発明のゲート保護装置の耐圧とマ
スク間隔ｌとの関係（曲線ａ，ｂで示す）を示
す。また、比較のために、従来の多結晶Si層によ
るゲート保護装置についてのそれ（曲線ｃで示
す）も併せ示した。図中に、ゲート保護装置とし
て、現在の実用上適用可能範囲Ａを示した。この
範囲の下限は、MOSFETの動作ゲート電圧によ
り、この上限は、ゲート保護電圧により決定され
るものであり、装置の用途により異なる。従来例
では耐圧のｌ依存性が20V／μｍと大きいため、
適用可能なｌの範囲が狭く、耐圧バラツキなどの
製造上の問題となる。これに対して、本発明で
は、耐圧のｌ依存性が異なり、ｌが８μｍ以上
で、5V／μｍ以下であるため、適用可能なｌの
範囲も広くなり、製造上の歩留りが格段に向上す
る。
スク間隔ｌとの関係（曲線ａ，ｂで示す）を示
す。また、比較のために、従来の多結晶Si層によ
るゲート保護装置についてのそれ（曲線ｃで示
す）も併せ示した。図中に、ゲート保護装置とし
て、現在の実用上適用可能範囲Ａを示した。この
範囲の下限は、MOSFETの動作ゲート電圧によ
り、この上限は、ゲート保護電圧により決定され
るものであり、装置の用途により異なる。従来例
では耐圧のｌ依存性が20V／μｍと大きいため、
適用可能なｌの範囲が狭く、耐圧バラツキなどの
製造上の問題となる。これに対して、本発明で
は、耐圧のｌ依存性が異なり、ｌが８μｍ以上
で、5V／μｍ以下であるため、適用可能なｌの
範囲も広くなり、製造上の歩留りが格段に向上す
る。
本装置に必要な条件は、耐圧の他に、破壊強度
の大きさがある。その破壊強度の測定は、静電サ
ージ印加法と直流サージ印加法とがある。前者
は、容量200pFに充電した電圧を印加し、装置の
破壊開始電圧DVを測定するものであり、後者
は、直流バイアスを印加し、ブレークダウン後に
破壊に至る電流BIを測定するものである。つま
り、本装置に必要な破壊強度の条件はたとえば
DV＞400V，BI＞100mAとなる。第１図に示した
本発明の装置はDVが500V，BIが140mAであり、
十分な破壊強度を有する。
の大きさがある。その破壊強度の測定は、静電サ
ージ印加法と直流サージ印加法とがある。前者
は、容量200pFに充電した電圧を印加し、装置の
破壊開始電圧DVを測定するものであり、後者
は、直流バイアスを印加し、ブレークダウン後に
破壊に至る電流BIを測定するものである。つま
り、本装置に必要な破壊強度の条件はたとえば
DV＞400V，BI＞100mAとなる。第１図に示した
本発明の装置はDVが500V，BIが140mAであり、
十分な破壊強度を有する。
実施例 ２
第５図は、本発明の他の実施例で、たて形
MOSFETとそれに接続されたゲート保護素子の
ａ平面パターン、bA―A′線の断面構造図、ｃ等
価回路である。ここで、実施例１と異なる点は、
ゲート保護素子D1のゲート構成部分にｎ形層１
６１，１６２ではさまれた抵抗領域１６を設ける
ことである。この結果、静電サージ破壊開始電圧
DVが向上した。特に、このDVに関するバラツキ
の低減、歩留りの向上が著しかつた。この理由
は、前記D1の絶縁膜破壊が非常に少なくなつた
ためである。
MOSFETとそれに接続されたゲート保護素子の
ａ平面パターン、bA―A′線の断面構造図、ｃ等
価回路である。ここで、実施例１と異なる点は、
ゲート保護素子D1のゲート構成部分にｎ形層１
６１，１６２ではさまれた抵抗領域１６を設ける
ことである。この結果、静電サージ破壊開始電圧
DVが向上した。特に、このDVに関するバラツキ
の低減、歩留りの向上が著しかつた。この理由
は、前記D1の絶縁膜破壊が非常に少なくなつた
ためである。
実施例 ３
第６図は、本発明の他の実施例で、実施例２の
効果を他の構造で実現したものである。つまり抵
抗１７を第６図ａのごとく、ｐ形領域１２のパタ
ーンの工夫により実現している。
効果を他の構造で実現したものである。つまり抵
抗１７を第６図ａのごとく、ｐ形領域１２のパタ
ーンの工夫により実現している。
実施例 ４
第７図は、本発明の他の実施例で、ａ平面パタ
ーン、bA―A′線の断面構造図、ｃ等価回路図で
ある。ここで、ゲート保護素子D1のゲートとな
るｐ形低不純物濃度領域１８がｎ形基板１とpn
接合で分離されている構造を示す。その結果、
D1の絶縁膜２に印加されるサージが緩和され、
静電サージ破壊強度が向上した。
ーン、bA―A′線の断面構造図、ｃ等価回路図で
ある。ここで、ゲート保護素子D1のゲートとな
るｐ形低不純物濃度領域１８がｎ形基板１とpn
接合で分離されている構造を示す。その結果、
D1の絶縁膜２に印加されるサージが緩和され、
静電サージ破壊強度が向上した。
実施例 ５
第８図は、本発明の他の実施例で、たて形
MOSFETQ1とそれに接続されたゲート保護素子
D1のａ断面構造図とｂ等価回路図である。この
実施例の特徴は、D1に新たに、ｎ形高濃度不純
物領域１９を設けたものであり、ｂに示すごとく
pn接合素子１９′が形成されている。ここで前記
１９表面に存在する、D1の絶縁膜２の厚さは、
Q1のそれよりも約２割厚くなる。そのために、
D1の耐圧及び破壊強度が向上した。ここで１９
は、電極１０に直接接続されても良いことが確認
されている。
MOSFETQ1とそれに接続されたゲート保護素子
D1のａ断面構造図とｂ等価回路図である。この
実施例の特徴は、D1に新たに、ｎ形高濃度不純
物領域１９を設けたものであり、ｂに示すごとく
pn接合素子１９′が形成されている。ここで前記
１９表面に存在する、D1の絶縁膜２の厚さは、
Q1のそれよりも約２割厚くなる。そのために、
D1の耐圧及び破壊強度が向上した。ここで１９
は、電極１０に直接接続されても良いことが確認
されている。
実施例 ６
第９図は、本発明の他の実施例で、ゲート保護
素子のａ断面構造図をｂ等価回路図である。この
実施例の特徴は、上記ゲート保護素子の入力側端
子に抵抗２０を挿入したことである。ここでは、
６の高濃度に不純物をドープした多結晶シリコン
の領域により50Ωの抵抗を構成している。この結
果、本装置の破壊強度は、従来の1.5倍向上し
た。
素子のａ断面構造図をｂ等価回路図である。この
実施例の特徴は、上記ゲート保護素子の入力側端
子に抵抗２０を挿入したことである。ここでは、
６の高濃度に不純物をドープした多結晶シリコン
の領域により50Ωの抵抗を構成している。この結
果、本装置の破壊強度は、従来の1.5倍向上し
た。
実施例 ７
第１０図は、本発明の他の実施例で、ゲート保
護素子が断面構造図である。多結晶シリコン５，
６形成後、ほう素イオン２１を打込む。その条件
は、75keV，２×1012cm-2である。その後の熱処
理により、ｐ形多結晶シリコン領域２２が形成さ
れる。ここで、５と６とを端子としてみた電流―
電圧特性を第１１図に示す。順方向の特性を２
３、逆方向の特性を２４に示す。このように、
順、逆の特性が対称になり、耐圧は２３Ｖ得られ
た。
護素子が断面構造図である。多結晶シリコン５，
６形成後、ほう素イオン２１を打込む。その条件
は、75keV，２×1012cm-2である。その後の熱処
理により、ｐ形多結晶シリコン領域２２が形成さ
れる。ここで、５と６とを端子としてみた電流―
電圧特性を第１１図に示す。順方向の特性を２
３、逆方向の特性を２４に示す。このように、
順、逆の特性が対称になり、耐圧は２３Ｖ得られ
た。
実施例 ８
第１２図は、本発明の他の実施例で、ゲート保
護素子の断面構造図である。多結晶シリコン形成
後、レーザー光２５を照射し、図中２６，２７部
分を単結晶化させることができる。この場合のレ
ーザー光は、Ｑスイツチ・ルビーレーザーで、エ
ネルギー密度4J／cm２とし、100ナノ秒照射し
た。本実施例によれば、実施例１〜７に述べたご
とく多結晶シリコンの場合に比較し、装置の信頼
性が格段に向上した。つまり、静電サージによる
破壊強度のバラツキが非常に少なくなつた。
護素子の断面構造図である。多結晶シリコン形成
後、レーザー光２５を照射し、図中２６，２７部
分を単結晶化させることができる。この場合のレ
ーザー光は、Ｑスイツチ・ルビーレーザーで、エ
ネルギー密度4J／cm２とし、100ナノ秒照射し
た。本実施例によれば、実施例１〜７に述べたご
とく多結晶シリコンの場合に比較し、装置の信頼
性が格段に向上した。つまり、静電サージによる
破壊強度のバラツキが非常に少なくなつた。
以上述べたごとく、本発明のゲート保護半導体
装置は、MOSFETのゲート絶縁膜の静電破壊防
止のために非常に有効であり、かつ、製造上のバ
ラツキ、歩留りも問題にならない。
装置は、MOSFETのゲート絶縁膜の静電破壊防
止のために非常に有効であり、かつ、製造上のバ
ラツキ、歩留りも問題にならない。
本発明は、上述の種々の実施例のみに限定され
ず、本発明の技術的思想から逸脱しない範囲にお
いて、種々変更可能であることはもちろんであ
る。
ず、本発明の技術的思想から逸脱しない範囲にお
いて、種々変更可能であることはもちろんであ
る。
第１図及び第２図は本発明の一実施例の説明
図、第３図は本発明におけるゲート保護装置の電
流―電圧特性図、第４図は本発明におけるゲート
保護装置の耐圧と核装置上に設けた多結晶シリコ
ン層中に隣接して不純物ドープなしの領域と高濃
度に不純物をドープした領域を形成する場合の不
純物ドープなしの領域を形成するためのマスク間
隔ｌとの関係を示す曲線図、第５図、第６図、第
７図、第８図、第９図、第１０図は本発明の種々
の実施例の説明図、第１１図は本発明における他
のゲート保護装置の電流―電圧特性図、第１２図
は本発明の他の実施例の説明図である。 １……ｎ形半導体（Si等）基体、２……ゲート
絶縁膜（SiO2等）、３……フイールド絶縁膜
（SiO2等）、４……不純物ドープなしもしくは極
く微量ドープの多結晶半導体層（シリコン層
等）、５，６……ｎ（ｐ）形の高濃度不純物をド
ープした多結晶半導体層（シリコン層等）、７…
…電極（Al等）、８……電極（Al等）、９……
MOSFETのゲート電極（Al、多結晶Si等）、７１
……ソース電極（Al等）、１１……n+形ソース領
域、１２……ｐ形のベース領域、１３……ｎ形の
高濃度不純物半導体基板、１４……ドレーン電
極、１５……保護絶縁膜、１６，１７……ｐ形抵
抗層、１８……ｐ形低濃度不純物領域、１９……
ｎ形高濃度不純物領域、２０……多結晶シリコン
の抵抗層、２１……イオンビーム、２２……ｐ形
不純物ドーブ多結晶シリコン層、２３，２４……
電流―電圧曲線、２５……レーザービーム、２６
……ｎ形の高濃度不純物結晶シリコン層、２７…
…ｐ形の低濃度不純物単結晶シリコン層。
図、第３図は本発明におけるゲート保護装置の電
流―電圧特性図、第４図は本発明におけるゲート
保護装置の耐圧と核装置上に設けた多結晶シリコ
ン層中に隣接して不純物ドープなしの領域と高濃
度に不純物をドープした領域を形成する場合の不
純物ドープなしの領域を形成するためのマスク間
隔ｌとの関係を示す曲線図、第５図、第６図、第
７図、第８図、第９図、第１０図は本発明の種々
の実施例の説明図、第１１図は本発明における他
のゲート保護装置の電流―電圧特性図、第１２図
は本発明の他の実施例の説明図である。 １……ｎ形半導体（Si等）基体、２……ゲート
絶縁膜（SiO2等）、３……フイールド絶縁膜
（SiO2等）、４……不純物ドープなしもしくは極
く微量ドープの多結晶半導体層（シリコン層
等）、５，６……ｎ（ｐ）形の高濃度不純物をド
ープした多結晶半導体層（シリコン層等）、７…
…電極（Al等）、８……電極（Al等）、９……
MOSFETのゲート電極（Al、多結晶Si等）、７１
……ソース電極（Al等）、１１……n+形ソース領
域、１２……ｐ形のベース領域、１３……ｎ形の
高濃度不純物半導体基板、１４……ドレーン電
極、１５……保護絶縁膜、１６，１７……ｐ形抵
抗層、１８……ｐ形低濃度不純物領域、１９……
ｎ形高濃度不純物領域、２０……多結晶シリコン
の抵抗層、２１……イオンビーム、２２……ｐ形
不純物ドーブ多結晶シリコン層、２３，２４……
電流―電圧曲線、２５……レーザービーム、２６
……ｎ形の高濃度不純物結晶シリコン層、２７…
…ｐ形の低濃度不純物単結晶シリコン層。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基体をドレインとし、該
半導体基体の表面領域に設けられた第２導電型の
不純物層をベースとし、該ベース中に設けられた
第１導電型の不純物層をソースとし、ソース・ド
レイン間のベース上に絶縁膜を介して設けられた
ゲート電極を有するMOSFETに対する絶縁ゲー
ト保護半導体装置であつて、前記基体上に絶縁膜
を介して設けられた半導体層と、該半導体層中に
設けられ上記ベース上に位置する不純物ドープな
しの層又は低不純物濃度のチヤンネル層と、前記
半導体層中に設けられ該チヤンネル層を挾む様に
設けられた高不純物濃度層とを有し、前記高不純
物濃度層の一方は前記MOSFETのゲートに接続
され、前記高不純物濃度層の他方は前記ベースに
接続されてなることを特徴とする絶縁ゲート保護
半導体装置。 ２ 上記チヤンネル層下とソース領域との間のベ
ース層内に、第１導電型の不純物層を有し、これ
により、ベース層内にピンチ抵抗が作られてなる
ことを特徴とする特許請求の範囲第１項記載の絶
縁ゲート保護半導体装置。 ３ 上記チヤンネル層下とソース領域との間のベ
ース層は狭窄部となつており、これにより、ベー
ス層内に抵抗が作られてなることを特徴とする特
許請求の範囲第１項記載の絶縁ゲート保護半導体
装置。 ４ 上記ベース層は、上記保護素子の半導体層下
の第１のベース層と、上記ソース領域を含む第２
のベース層とからなることを特徴とする特許請求
の範囲第１項記載の絶縁ゲート保護半導体装置。 ５ 上記チヤンネル層下のベース領域表面領域に
は、第１導電型の不純物層が設けられてなること
を特徴とする特許請求の範囲第１項記載の絶縁ゲ
ート保護半導体装置。 ６ 上記MOSFETのゲートに接続される高不純
物濃度層と、上記MOSFETのゲート間には抵抗
が作られてなることを特徴とする特許請求の範囲
第１項記載の絶縁ゲート保護半導体装置。 ７ 上記チヤンネル層は上記高不純物濃度層と反
対導電型の低不純物ドープ層であることを特徴と
する特許請求の範囲第１項記載の絶縁ゲート保護
半導体装置。 ８ 上記半導体基体は高不純物濃度基板と、該基
板上に設けられた低不純物濃度半導体層からなる
ことを特徴とする特許請求の範囲第１項、第２
項、第３項、第４項、第５項、第６項、又は第７
項記載の絶縁ゲート保護半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56015741A JPS57130468A (en) | 1981-02-06 | 1981-02-06 | Insulating gate protecting semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56015741A JPS57130468A (en) | 1981-02-06 | 1981-02-06 | Insulating gate protecting semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57130468A JPS57130468A (en) | 1982-08-12 |
| JPS6234155B2 true JPS6234155B2 (ja) | 1987-07-24 |
Family
ID=11897180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56015741A Granted JPS57130468A (en) | 1981-02-06 | 1981-02-06 | Insulating gate protecting semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57130468A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610089A (en) * | 1983-12-26 | 1997-03-11 | Hitachi, Ltd. | Method of fabrication of semiconductor integrated circuit device |
| US5276346A (en) * | 1983-12-26 | 1994-01-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having protective/output elements and internal circuits |
| JPS6144454A (ja) * | 1984-08-09 | 1986-03-04 | Fujitsu Ltd | 半導体装置 |
| JPS63213370A (ja) * | 1987-02-28 | 1988-09-06 | Nippon Denso Co Ltd | 電力用トランジスタの保護回路 |
| JPH0834222B2 (ja) * | 1987-03-19 | 1996-03-29 | 日本電装株式会社 | 半導体装置 |
| JPH0793433B2 (ja) * | 1988-11-08 | 1995-10-09 | 日本電気株式会社 | 電界効果トランジスタ |
| US5248892A (en) * | 1989-03-13 | 1993-09-28 | U.S. Philips Corporation | Semiconductor device provided with a protection circuit |
| JPH0783125B2 (ja) * | 1989-06-12 | 1995-09-06 | 株式会社日立製作所 | 半導体装置 |
| US5389811A (en) * | 1994-04-14 | 1995-02-14 | Analog Devices, Incorporated | Fault-protected overvoltage switch employing isolated transistor tubs |
| JP5272472B2 (ja) * | 2008-03-28 | 2013-08-28 | サンケン電気株式会社 | 半導体装置 |
-
1981
- 1981-02-06 JP JP56015741A patent/JPS57130468A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57130468A (en) | 1982-08-12 |
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