JPS6235191B2 - - Google Patents
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- JPS6235191B2 JPS6235191B2 JP54107195A JP10719579A JPS6235191B2 JP S6235191 B2 JPS6235191 B2 JP S6235191B2 JP 54107195 A JP54107195 A JP 54107195A JP 10719579 A JP10719579 A JP 10719579A JP S6235191 B2 JPS6235191 B2 JP S6235191B2
- Authority
- JP
- Japan
- Prior art keywords
- mos
- data lines
- memory
- data line
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の利用分野
本発明は、半導体メモリ、特に絶縁ゲート形電
界効果トランジスタ（以下MOSトランジスタ）
を用いて構成したスタテイツク形ランダムアクセ
スメモリ（スタテイツクRAM）に関するもので
ある。
界効果トランジスタ（以下MOSトランジスタ）
を用いて構成したスタテイツク形ランダムアクセ
スメモリ（スタテイツクRAM）に関するもので
ある。
(2) 従来技術
ランダムアクセスメモリ（RAM）は、必要な
情報を一時的に蓄え、必要な時に読み出すことが
できるメモリで、読み出し／書込みメモリと呼ば
れるものである。RAMの構成は、マトリクス状
に組まれた情報を記憶するメモリセル、外部から
特定のメモリセルを選択するためのアドレス回
路、情報の読出しおよび書込みを行なう信号処理
回路それ等の動作を制御するためのタイミング回
路よりなり、特定のメモリセルの選択はマトリク
スの交点を指定する形で行なわれる。
情報を一時的に蓄え、必要な時に読み出すことが
できるメモリで、読み出し／書込みメモリと呼ば
れるものである。RAMの構成は、マトリクス状
に組まれた情報を記憶するメモリセル、外部から
特定のメモリセルを選択するためのアドレス回
路、情報の読出しおよび書込みを行なう信号処理
回路それ等の動作を制御するためのタイミング回
路よりなり、特定のメモリセルの選択はマトリク
スの交点を指定する形で行なわれる。
RAMのメモリセルとして、高集積度、低消費
電力、低価格等の面で優れた特徴を備えた点か
ら、MOSトランジスタで構成したメモリセル
（MOSメモリセル）が普及している。MOSメモリ
セルは、大別してスタテイツク方式とダイナミツ
ク方式に分けられ、それぞれ用途に応じて使いわ
けられている。
電力、低価格等の面で優れた特徴を備えた点か
ら、MOSトランジスタで構成したメモリセル
（MOSメモリセル）が普及している。MOSメモリ
セルは、大別してスタテイツク方式とダイナミツ
ク方式に分けられ、それぞれ用途に応じて使いわ
けられている。
第１図は４個のMOSトランジスタと２個の負
荷抵抗からなる代表的なスタテイツク形MOSメ
モリセルである。このメモリセルにおいて、情報
は駆動用MOSトランジスタT1，T2と負荷抵抗
R1，R2からなるフリツプフロツプ回路に蓄えら
れる。T3，T4はフリツプフロツプ回路の情報を
読み出したり、または情報を書き込むための転送
用トランジスタで、このMOSトランジスタを介
して読み出し、書込みが行なわれる。第１図のフ
リツプフロツプ回路において、T2がオン状態、
T1はオフ状態とすると、T2のドレインは低レベ
ル電位（“０”状態ほぼ零電位）となり、T1のゲ
ート、T4のドレインも低レベル電位に保たれ
る。T1はゲート電位が低レベルであるため、オ
フ状態を維持し、そのドレイン電位は高レベル
（“１”状態、ほぼ電源電圧ＶDD）となり、この様
な状態ではT1には電流が流れずこのフリツプフ
ロツプは安定する。
荷抵抗からなる代表的なスタテイツク形MOSメ
モリセルである。このメモリセルにおいて、情報
は駆動用MOSトランジスタT1，T2と負荷抵抗
R1，R2からなるフリツプフロツプ回路に蓄えら
れる。T3，T4はフリツプフロツプ回路の情報を
読み出したり、または情報を書き込むための転送
用トランジスタで、このMOSトランジスタを介
して読み出し、書込みが行なわれる。第１図のフ
リツプフロツプ回路において、T2がオン状態、
T1はオフ状態とすると、T2のドレインは低レベ
ル電位（“０”状態ほぼ零電位）となり、T1のゲ
ート、T4のドレインも低レベル電位に保たれ
る。T1はゲート電位が低レベルであるため、オ
フ状態を維持し、そのドレイン電位は高レベル
（“１”状態、ほぼ電源電圧ＶDD）となり、この様
な状態ではT1には電流が流れずこのフリツプフ
ロツプは安定する。
このメモリセルから情報を読み出す場合、ロー
ド線Ｗに例えば高電圧のパルス電圧を与え、
T3，T4のゲートを開くことによつて、フリツプ
フロツプ回路の電位状態がT3，T4を通過しデー
タ線Ｄ，に微少電位差の信号として現われる。
この電位状態は外部に設けた読出し増幅器で増幅
され、出力信号として取り出される。このメモリ
セルに情報を書込むには、ワード線Ｗとデータ線
Ｄ又はのいずれかにパルス電圧を与えて行な
う。
ド線Ｗに例えば高電圧のパルス電圧を与え、
T3，T4のゲートを開くことによつて、フリツプ
フロツプ回路の電位状態がT3，T4を通過しデー
タ線Ｄ，に微少電位差の信号として現われる。
この電位状態は外部に設けた読出し増幅器で増幅
され、出力信号として取り出される。このメモリ
セルに情報を書込むには、ワード線Ｗとデータ線
Ｄ又はのいずれかにパルス電圧を与えて行な
う。
上記メモリセルにおいて、ＮチヤンネルMOS
トランジスタを用いると、ＶDDとして正電圧電
源、ＶSSとして負荷電圧電源、Ｐチヤンネル
MOSトランジスタのときは、これと電圧極性を
逆にして用いる。なお、Ｎチヤンネル、Ｐチヤン
ネルのいずれの場合においても、ＶSSを接地電位
として一電源タイプとして用いることもできる。
トランジスタを用いると、ＶDDとして正電圧電
源、ＶSSとして負荷電圧電源、Ｐチヤンネル
MOSトランジスタのときは、これと電圧極性を
逆にして用いる。なお、Ｎチヤンネル、Ｐチヤン
ネルのいずれの場合においても、ＶSSを接地電位
として一電源タイプとして用いることもできる。
なお、負荷抵抗R1，R2としては、MOSトラン
ジスタを負荷として用いることもできる。
ジスタを負荷として用いることもできる。
又、上記のMOSメモリセルの他にも、相補形
MOS回路（Ｃ MOS回路）を用いたフリツプフ
ロツプによるメモリセルも知られている。
MOS回路（Ｃ MOS回路）を用いたフリツプフ
ロツプによるメモリセルも知られている。
発明の要旨
従来のMOSスタテイツク・RAMのメモリ・セ
ルを含むデータ系回路は、第２図の如くなつてい
る。ここで、１〜４は、５０，５２，５４，５
６，５８，６０，６２，６４の転送用MOSトラ
ンジスタおよび５１，５３，５５，５７，５９，
６１，６３，６５の駆動用MOSトランジスタと
電流供給用の抵抗Ｒより成る先述のMOSメモ
リ・セルである。１２〜１５は、データ線１６〜
１９を一定の電位にするためのバイアス用MOS
トランジスタ、２２，２３は、コモンデータ線
９，１０を一定の電位にするためのバイアス用
MOSトランジスタである。７０〜７３は、デー
タ線の信号を、コモンデータ線に転送するための
スイツチ用MOSトランジスタで、そのゲート端
子７，８はＹデコーダ（列選択デコーダ）に接続
される。５，６はＸ系のメモリ・セル選択を行な
うワード線でＸデコーダ（行選択デコーダ）に接
続される。
ルを含むデータ系回路は、第２図の如くなつてい
る。ここで、１〜４は、５０，５２，５４，５
６，５８，６０，６２，６４の転送用MOSトラ
ンジスタおよび５１，５３，５５，５７，５９，
６１，６３，６５の駆動用MOSトランジスタと
電流供給用の抵抗Ｒより成る先述のMOSメモ
リ・セルである。１２〜１５は、データ線１６〜
１９を一定の電位にするためのバイアス用MOS
トランジスタ、２２，２３は、コモンデータ線
９，１０を一定の電位にするためのバイアス用
MOSトランジスタである。７０〜７３は、デー
タ線の信号を、コモンデータ線に転送するための
スイツチ用MOSトランジスタで、そのゲート端
子７，８はＹデコーダ（列選択デコーダ）に接続
される。５，６はＸ系のメモリ・セル選択を行な
うワード線でＸデコーダ（行選択デコーダ）に接
続される。
次に、第２図のMOSスタテイツクRAMの動作
を説明するが、ここでは、第２図のMOSトラン
ジスタをすべてＮチヤンネルMOSトランジスタ
を用いて構成した場合で説明する。しかし、Ｐチ
ヤンネルMOSトランジスタを用いて構成した場
合も、電圧極性を反転すれば同様に説明できる。
を説明するが、ここでは、第２図のMOSトラン
ジスタをすべてＮチヤンネルMOSトランジスタ
を用いて構成した場合で説明する。しかし、Ｐチ
ヤンネルMOSトランジスタを用いて構成した場
合も、電圧極性を反転すれば同様に説明できる。
例えば、５，８の電位が高レベルで６，７の電
位が低レベルの場合、メモリ・セル２が選択され
その情報が１８，１９から９，１０に転送され、
センス・アンプ２０に至つて出力バツフア２１か
らチツプ外部に出力される。
位が低レベルの場合、メモリ・セル２が選択され
その情報が１８，１９から９，１０に転送され、
センス・アンプ２０に至つて出力バツフア２１か
らチツプ外部に出力される。
第３図は、第２図におけるメモリ・セル４の蓄
積ノードＣ，Ｄとデータ線１８，１９の選択状態
（８が高レベル）の動作波形を示したものであ
る。同図は、セル２のＡに“０”、Ｂに“１”、セ
ル４のＣに“１”、Ｄに“０”が蓄積され、セル
２の読み出しを終えてセル４を読み出す。すなわ
ち反転読み出しを行なつた場合で、読み出し状態
のワースト・ケースにあたるものである。
積ノードＣ，Ｄとデータ線１８，１９の選択状態
（８が高レベル）の動作波形を示したものであ
る。同図は、セル２のＡに“０”、Ｂに“１”、セ
ル４のＣに“１”、Ｄに“０”が蓄積され、セル
２の読み出しを終えてセル４を読み出す。すなわ
ち反転読み出しを行なつた場合で、読み出し状態
のワースト・ケースにあたるものである。
一方、第２図において、非選択状態（７が低レ
ベルで７０，７１がOFF状態）にあるメモリ・
セル１，３は、ワード線５，６が選択されるに伴
なつて、２，４と同様に動作する。第４図は、非
選択セル３の蓄積ノードＧ，Ｈとデータ線１６，
１７の動作波形を示したもので、第３図と同様に
情報の反転読み出しを行なつた場合である（Ｆ，
Ｇに“１”、Ｅ，Ｈに“０”）。第３図と第４図を
比較してみると、第４図すなわち、非選択セルの
動作の方がデータ線間の電位差が大きく、選択直
後の蓄積ノード間の電位差が小さくなつている。
この理由は、選択セルの場合、８は高レベルでス
イツチMOSトランジスタ７２，７３がON状態に
あり、データ線１８，１９とコモン・データ線
９，１０が導通状態となつて、バイアス用MOS
トランジスタ２２，２３がセル２，４の負荷とし
て働くためであり、データ線１８，１９間の電位
差が小さく、メモリ・セル４の情報が反転する恐
れはない。反面、非選択セル１，３の場合、負荷
は１２，１３のみであるから、ワード線５が高レ
ベルの時５０，５１を通つて流れる電流によつて
データ線１６，１７間に大きな電位差が生じ、つ
づいて反転情報を蓄積しているメモリ・セル３を
読み出した時、第４図に示した時に、蓄積ノード
間の電位差が小さくなつて、プロセスばらつき、
ワード線５，６の波形の重なり度合などによつて
は、情報が反転してしまう。
ベルで７０，７１がOFF状態）にあるメモリ・
セル１，３は、ワード線５，６が選択されるに伴
なつて、２，４と同様に動作する。第４図は、非
選択セル３の蓄積ノードＧ，Ｈとデータ線１６，
１７の動作波形を示したもので、第３図と同様に
情報の反転読み出しを行なつた場合である（Ｆ，
Ｇに“１”、Ｅ，Ｈに“０”）。第３図と第４図を
比較してみると、第４図すなわち、非選択セルの
動作の方がデータ線間の電位差が大きく、選択直
後の蓄積ノード間の電位差が小さくなつている。
この理由は、選択セルの場合、８は高レベルでス
イツチMOSトランジスタ７２，７３がON状態に
あり、データ線１８，１９とコモン・データ線
９，１０が導通状態となつて、バイアス用MOS
トランジスタ２２，２３がセル２，４の負荷とし
て働くためであり、データ線１８，１９間の電位
差が小さく、メモリ・セル４の情報が反転する恐
れはない。反面、非選択セル１，３の場合、負荷
は１２，１３のみであるから、ワード線５が高レ
ベルの時５０，５１を通つて流れる電流によつて
データ線１６，１７間に大きな電位差が生じ、つ
づいて反転情報を蓄積しているメモリ・セル３を
読み出した時、第４図に示した時に、蓄積ノード
間の電位差が小さくなつて、プロセスばらつき、
ワード線５，６の波形の重なり度合などによつて
は、情報が反転してしまう。
例えば、プロセスのばらつき（しきい電圧、加
工寸法など）の度合によつては、ワード線５，６
の波形が完全に重なる、すなわち、５の波形が低
レベルになる前に６の波形が高レベルとなつてあ
る一定の時間５，６の波形が高レベルになり、第
２図におけるセル１，３が同様に選択される（多
重選択と呼ぶ）場合が生ずる。この場合、データ
線１６は５０，５１がON状態となつているため
低レベルに引つぱられ、１６，１７間に大きな電
位差が生じたままで保たれる。この時、６が高レ
ベルとなつてセル３が選択されると、Ｇに蓄えた
高レベルの電位はセル１の５０，５１が導通して
いるため低下し、Ｇ，Ｈ間の電位差は、第４図に
示した電位差よりもさらに小さくなり、最終的に
は、情報が反転してしまう。これらの現象は、デ
ータ線１６，１７間の読み出し時の電位差が小さ
ければ回避できる問題である。
工寸法など）の度合によつては、ワード線５，６
の波形が完全に重なる、すなわち、５の波形が低
レベルになる前に６の波形が高レベルとなつてあ
る一定の時間５，６の波形が高レベルになり、第
２図におけるセル１，３が同様に選択される（多
重選択と呼ぶ）場合が生ずる。この場合、データ
線１６は５０，５１がON状態となつているため
低レベルに引つぱられ、１６，１７間に大きな電
位差が生じたままで保たれる。この時、６が高レ
ベルとなつてセル３が選択されると、Ｇに蓄えた
高レベルの電位はセル１の５０，５１が導通して
いるため低下し、Ｇ，Ｈ間の電位差は、第４図に
示した電位差よりもさらに小さくなり、最終的に
は、情報が反転してしまう。これらの現象は、デ
ータ線１６，１７間の読み出し時の電位差が小さ
ければ回避できる問題である。
(3) 発明の目的
本発明は、上述の従来技術の欠点を改善し、非
選択メモリセルにおける情報反転の恐れのない
MOSスタテイツクRAMを提供することを目的と
する。
選択メモリセルにおける情報反転の恐れのない
MOSスタテイツクRAMを提供することを目的と
する。
すなわち、本発明の目的は、高い動作マージン
と信頼性を有するMOSスタテイツクRAMである
半導体メモリを提供することにある。
と信頼性を有するMOSスタテイツクRAMである
半導体メモリを提供することにある。
(4) 実施例
以下、本発明を実施例を参照して詳細に説明す
る。
る。
第５図は、本発明の第１の実施例を示す図であ
り、メモリセルがＮチヤンネルMOSトランジス
タで構成されたスタテイツクRAMのデータ出力
系回路を示す。第５図において、７０〜７３は列
選択スイツチ用ＮチヤンネルMOSトランジス
タ、１０１〜１０４は、読み出し時における非選
択メモリセルの負荷として働くＮチヤンネル
MOSトランジスタで、端子１０５，１０６に
は、それぞれ端子７，８と逆相の信号が入力され
る。又、２２，２３はコモンデータ線９，１０の
バイアス用ＮチヤンネルMOSトランジスタであ
る。データ線１６〜１９のバイアス用Ｎチヤンネ
ルMOSトランジスタも、ここでは図示されてい
ないが、必要である。
り、メモリセルがＮチヤンネルMOSトランジス
タで構成されたスタテイツクRAMのデータ出力
系回路を示す。第５図において、７０〜７３は列
選択スイツチ用ＮチヤンネルMOSトランジス
タ、１０１〜１０４は、読み出し時における非選
択メモリセルの負荷として働くＮチヤンネル
MOSトランジスタで、端子１０５，１０６に
は、それぞれ端子７，８と逆相の信号が入力され
る。又、２２，２３はコモンデータ線９，１０の
バイアス用ＮチヤンネルMOSトランジスタであ
る。データ線１６〜１９のバイアス用Ｎチヤンネ
ルMOSトランジスタも、ここでは図示されてい
ないが、必要である。
第５図に示した本発明の効果は以下の如くであ
る。すなわち、７が低レベルで３の非選択セルの
場合、第４図の説明と同じ説明を行なわせると、
端子１０５は高レベルとなつてトランジスタ１０
１，１０２が導通状態となり、メモリ・セルの負
荷となる。結果として、第６図に示した様にデー
タ線１６，１７間の電位差および蓄積ノードＧ，
Ｈ間の電位差は選択メモリ・セルの場合（第３
図）と同程度となる。
る。すなわち、７が低レベルで３の非選択セルの
場合、第４図の説明と同じ説明を行なわせると、
端子１０５は高レベルとなつてトランジスタ１０
１，１０２が導通状態となり、メモリ・セルの負
荷となる。結果として、第６図に示した様にデー
タ線１６，１７間の電位差および蓄積ノードＧ，
Ｈ間の電位差は選択メモリ・セルの場合（第３
図）と同程度となる。
上述した如く、本発明によれば、メモリ・セル
の動作マージンを飛躍的に向上させることがで
き、高い信頼性を有するスタテイツクRAMをえ
ることができる。
の動作マージンを飛躍的に向上させることがで
き、高い信頼性を有するスタテイツクRAMをえ
ることができる。
ここで、“メモリ・セルの動作マージン”は、
例えば第２図に示すメモリ・セルの蓄積ノード
Ｅ，Ｆ又はＧ，Ｈ間の非選択読み出し時の電位差
を言う。この電位差は、各種の実験結果より2V
以上の値が望ましく、この条件では、たとえ、多
重選択などが生じても、メモリ・セルの情報が反
転することはない。読み出し時の理想的な蓄積ノ
ードの電位は、低レベルが駆動MOSトランジス
タ（例えば、５９，６１など）のしきい電圧以下
の電位、高レベルが電源電圧レベル（ＶCC）であ
る。
例えば第２図に示すメモリ・セルの蓄積ノード
Ｅ，Ｆ又はＧ，Ｈ間の非選択読み出し時の電位差
を言う。この電位差は、各種の実験結果より2V
以上の値が望ましく、この条件では、たとえ、多
重選択などが生じても、メモリ・セルの情報が反
転することはない。読み出し時の理想的な蓄積ノ
ードの電位は、低レベルが駆動MOSトランジス
タ（例えば、５９，６１など）のしきい電圧以下
の電位、高レベルが電源電圧レベル（ＶCC）であ
る。
第７図に、本発明の半導体メモリ（スタテイツ
ク形MOS、RAM）の周辺回路を含めた構成をブ
ロツク図で示す。第７図において、７０２はメモ
リセル７０１がマトリクス状に配列されたメモリ
マトリクス、７０３はマトリクス内の行選択を行
なうメデコーダ、７０４はマトリクス内の列選択
を行なうＹデコーダ、７０５はＹデコーダの信号
によりデータ線を選択する列選択回路、７０６は
データ線負荷回路、７０７はＹデコーダからの選
択信号の反転信号により制御されるデータ線負荷
回路である。又、第７図において、７０８はデー
タ入力端子ＤIN、７０９はデータ入力回路、７１
０はセンスアンプ、７１１は出力バツフア回路、
７１２はデータ出力端子D0、７１３はアドレス
入力端子、７１４はアドレスバツフア回路、７１
５はチツプセレクト信号端子CS、７１６はライ
ト・イネーブル信号端子WE、７１７はインバー
タ、７１８はワード線、７１９，７２０はデータ
線、７２０，７２１はNAND回路、７２２はコモ
ンデータ線バイアス用MOSトランジスタであ
る。
ク形MOS、RAM）の周辺回路を含めた構成をブ
ロツク図で示す。第７図において、７０２はメモ
リセル７０１がマトリクス状に配列されたメモリ
マトリクス、７０３はマトリクス内の行選択を行
なうメデコーダ、７０４はマトリクス内の列選択
を行なうＹデコーダ、７０５はＹデコーダの信号
によりデータ線を選択する列選択回路、７０６は
データ線負荷回路、７０７はＹデコーダからの選
択信号の反転信号により制御されるデータ線負荷
回路である。又、第７図において、７０８はデー
タ入力端子ＤIN、７０９はデータ入力回路、７１
０はセンスアンプ、７１１は出力バツフア回路、
７１２はデータ出力端子D0、７１３はアドレス
入力端子、７１４はアドレスバツフア回路、７１
５はチツプセレクト信号端子CS、７１６はライ
ト・イネーブル信号端子WE、７１７はインバー
タ、７１８はワード線、７１９，７２０はデータ
線、７２０，７２１はNAND回路、７２２はコモ
ンデータ線バイアス用MOSトランジスタであ
る。
第７図では非同期形のスタテイツクMOS・
RAMを示したが、同期形のスタテイツクMOS・
RAMに対しても本発明を同様に適用できる。
RAMを示したが、同期形のスタテイツクMOS・
RAMに対しても本発明を同様に適用できる。
第８図は、本発明による第２の実施例を示す図
であり、メモリセルがＮチヤンネルMOSトラン
ジスタで構成されたMOSスタテイツクRAMのデ
ータ出力系回路を示す。ここで、１１０〜１１３
はＰチヤンネルMOSトランジスタ、２２，２
３，７０〜７３，１１４，１１５はＮチヤンネル
MOSトランジスタである。本実施例において、
データ線にバイアス用負荷は省略してあるが、必
要であることは言うまでもない。トランジスタ１
１０〜１１３のゲートには７，８の信号が入力さ
れる。７が低レベルでメモリセル３が非選択の場
合、１１０，１１１は導通状態、又８が高レベル
でセル４が選択の場合、１１２，１１３は非導通
状態となり、動作は第１実施例と同じである。本
実施例によれば、第１の実施例に比べ、Ｎチヤン
ネルMOSトランジスタのしきい電圧のばらつき
によるデータ線１６，１７の電圧のばらつきを無
くすることができ、また、データ線間に配置され
る信号線も１本で済むことから、レイアウトが容
易で、回路の占有面積も小さくなる。という大き
な利点がえられる。
であり、メモリセルがＮチヤンネルMOSトラン
ジスタで構成されたMOSスタテイツクRAMのデ
ータ出力系回路を示す。ここで、１１０〜１１３
はＰチヤンネルMOSトランジスタ、２２，２
３，７０〜７３，１１４，１１５はＮチヤンネル
MOSトランジスタである。本実施例において、
データ線にバイアス用負荷は省略してあるが、必
要であることは言うまでもない。トランジスタ１
１０〜１１３のゲートには７，８の信号が入力さ
れる。７が低レベルでメモリセル３が非選択の場
合、１１０，１１１は導通状態、又８が高レベル
でセル４が選択の場合、１１２，１１３は非導通
状態となり、動作は第１実施例と同じである。本
実施例によれば、第１の実施例に比べ、Ｎチヤン
ネルMOSトランジスタのしきい電圧のばらつき
によるデータ線１６，１７の電圧のばらつきを無
くすることができ、また、データ線間に配置され
る信号線も１本で済むことから、レイアウトが容
易で、回路の占有面積も小さくなる。という大き
な利点がえられる。
以上の各実施例において、ＮチヤンネルMOS
トランジスタをＰチヤンネルMOSトランジスタ
とし、ＰチヤンネルMOSトランジスタをＮチヤ
ンネルMOSトランジスタに変えても、電圧極性
を変えることによつて、本発明を実現できる。
トランジスタをＰチヤンネルMOSトランジスタ
とし、ＰチヤンネルMOSトランジスタをＮチヤ
ンネルMOSトランジスタに変えても、電圧極性
を変えることによつて、本発明を実現できる。
第１図はMOSスタテイツクRAMの代表的なメ
モリセルを示す回路図、第２図は従来のMOSス
タテイツクRAMのメモリセルを含むデータ出力
系回路を示す略回路図、第３図は第２図における
選択セル４の蓄積ノードＣ，Ｄとデータ線１８，
１９の動作波形を示す図、第４図は第２図におけ
る非選択セル３の蓄積ノードＧ，Ｈとデータ線１
６，１７の動作波形を示す図、第５図は本発明の
MOSスタテイツクRAMの実施例のデータ出力系
回路を示す略回路図、第６図は第５図における非
選択メモリセル３の蓄積ノードＧ，Ｈとデータ線
１６，１７の動作波形を示す図、第７図は本発明
のMOSスタテイツクRAMの実施例を示すブロツ
ク図、第８図は本発明のMOSスタテイツクRAM
の他の実施例のデータ出力系回路を示す略回路図
である。 １，２，３，４：メモリセル、５，６：ワード
線、７，８：列選択信号入力端子、９，１０：コ
モン・データ線、１１：電源電圧端子、１２，１
３，１４，１５：データ線バイアス用MOSトラ
ンジスタ、１６，１７，１８，１９：データ線、
２０：センスアンプ、２１：出力バツフア回路、
２２，２３：コモン・データ線バイアス用MOS
トランジスタ、７０，７１，７２，７３：列選択
用スイツチ用MOSトランジスタ、５０，５２，
５４，５６，５８，６０，６２，６４，T3，
T4：転送用MOSトランジスタ、５１，５３，５
５，５７，５９，６１，６３，６５，T1，T2：
駆動用MOSトランジスタ、R1，R2，Ｒ：負荷抵
抗（多結晶Si抵抗等）、１０１，１０２，１０
３，１０４，１１０，１１１，１１２，１１３，
１１４，１１５：非選択データ線用負荷MOSト
ランジスタ。
モリセルを示す回路図、第２図は従来のMOSス
タテイツクRAMのメモリセルを含むデータ出力
系回路を示す略回路図、第３図は第２図における
選択セル４の蓄積ノードＣ，Ｄとデータ線１８，
１９の動作波形を示す図、第４図は第２図におけ
る非選択セル３の蓄積ノードＧ，Ｈとデータ線１
６，１７の動作波形を示す図、第５図は本発明の
MOSスタテイツクRAMの実施例のデータ出力系
回路を示す略回路図、第６図は第５図における非
選択メモリセル３の蓄積ノードＧ，Ｈとデータ線
１６，１７の動作波形を示す図、第７図は本発明
のMOSスタテイツクRAMの実施例を示すブロツ
ク図、第８図は本発明のMOSスタテイツクRAM
の他の実施例のデータ出力系回路を示す略回路図
である。 １，２，３，４：メモリセル、５，６：ワード
線、７，８：列選択信号入力端子、９，１０：コ
モン・データ線、１１：電源電圧端子、１２，１
３，１４，１５：データ線バイアス用MOSトラ
ンジスタ、１６，１７，１８，１９：データ線、
２０：センスアンプ、２１：出力バツフア回路、
２２，２３：コモン・データ線バイアス用MOS
トランジスタ、７０，７１，７２，７３：列選択
用スイツチ用MOSトランジスタ、５０，５２，
５４，５６，５８，６０，６２，６４，T3，
T4：転送用MOSトランジスタ、５１，５３，５
５，５７，５９，６１，６３，６５，T1，T2：
駆動用MOSトランジスタ、R1，R2，Ｒ：負荷抵
抗（多結晶Si抵抗等）、１０１，１０２，１０
３，１０４，１１０，１１１，１１２，１１３，
１１４，１１５：非選択データ線用負荷MOSト
ランジスタ。
Claims (1)
- １ MOSトランジスタから構成されたフリツプ
フロツプからなるメモリセルを複数個マトリクス
状に配列してなるメモリマトリクスと、該メモリ
マトリクスの同一列上に配列されたメモリセルの
出力端を共通接続してなる複数の一対のデータ線
と、該複数の一対のデータ線に対する第１のバイ
アス負荷用MOSと、該複数の一対のデータ線が
スイツチ用MOSトランジタを介して接続される
コモンデータ線とを有してなり、前記スイツチ
MOSトランジスタをそのゲートに列選択信号を
印加することにより導通させ、前記複数の一対の
データ線のうちの１つを選択し、該選択されたデ
ータ線に連なるメモリセルのうちの１つの記憶情
報を前記コモンデータ線上に読み出してなる半導
体メモリにおいて、前記複数の一対のデータ線の
各々と電源電圧端子との間に、第２の負荷用
MOSトランジスタを設け、前記データ線の非選
択時に該第２の負荷用MOSトランジスタを導通
せしめることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10719579A JPS5634184A (en) | 1979-08-24 | 1979-08-24 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10719579A JPS5634184A (en) | 1979-08-24 | 1979-08-24 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5634184A JPS5634184A (en) | 1981-04-06 |
| JPS6235191B2 true JPS6235191B2 (ja) | 1987-07-31 |
Family
ID=14452879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10719579A Granted JPS5634184A (en) | 1979-08-24 | 1979-08-24 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5634184A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121688A (ja) * | 1982-12-28 | 1984-07-13 | Toshiba Corp | スタテイツクランダムアクセスメモリ− |
| JPS60117490A (ja) * | 1983-11-29 | 1985-06-24 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPS61264590A (ja) * | 1985-05-17 | 1986-11-22 | Matsushita Electric Ind Co Ltd | 信号発生回路 |
| JPS63144488A (ja) * | 1986-12-06 | 1988-06-16 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2437012C3 (de) * | 1974-08-01 | 1979-08-09 | Gewerkschaft Eisenhuette Westfalia, 4670 Luenen | Vorrichtung zum Verlegen eines Rohrstranges in einem Graben, insbesondere in wasserführenden Böden |
| JPS5329037A (en) * | 1976-08-30 | 1978-03-17 | Toshiba Corp | Mos random access memory |
-
1979
- 1979-08-24 JP JP10719579A patent/JPS5634184A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5634184A (en) | 1981-04-06 |
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