JPS6235550A - 半導体立体回路素子の製造方法 - Google Patents
半導体立体回路素子の製造方法Info
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- JPS6235550A JPS6235550A JP60174058A JP17405885A JPS6235550A JP S6235550 A JPS6235550 A JP S6235550A JP 60174058 A JP60174058 A JP 60174058A JP 17405885 A JP17405885 A JP 17405885A JP S6235550 A JPS6235550 A JP S6235550A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、単結晶半導体膜および単結晶絶縁膜を順次
積層して半導体立体回路素子を製造する半導体立体回路
素子の製造方法に関する。
積層して半導体立体回路素子を製造する半導体立体回路
素子の製造方法に関する。
一般に、能動層用半導体薄膜、電極および配線用薄膜、
絶縁用薄膜を順次積層して立体的な回路素子を形成し、
回路の高密度化、高集積化を図ることが行なわれている
が、特性の優れた半導体立体回路素子を得るために、た
とえば特願昭５８＝２２９７６３号の明細書および図面
等に記載されているように、前記回路素子を構成する各
材料に単結晶状態のものを使用し、各材料を単結晶状態
のまま積層することが試；−られている。
絶縁用薄膜を順次積層して立体的な回路素子を形成し、
回路の高密度化、高集積化を図ることが行なわれている
が、特性の優れた半導体立体回路素子を得るために、た
とえば特願昭５８＝２２９７６３号の明細書および図面
等に記載されているように、前記回路素子を構成する各
材料に単結晶状態のものを使用し、各材料を単結晶状態
のまま積層することが試；−られている。
そして従来、たとえば最上層にｐｎ接合型フォトセンサ
、下層にＭＯＳトランジスタを備えた半導体ビネル膜（
４）との界面を酸化してシリコン酸化膜〔５〕、？１１
重ゲート絶縁膜（６）を形成し、ソース領域（２）、ド
レイン’ｆｆ 域（３）上の絶Ｅｆ 膜（６）にコンタ
クトホール（７）を形成し、その後ＣＶＤ法によりスピ
ネル膜（４）上およびコンタクトホール（７）内に単結
晶シリコン膜を形成して選択エツチングし、所定パター
ンのゲート電極（８）および配線層（９）を形成する。
、下層にＭＯＳトランジスタを備えた半導体ビネル膜（
４）との界面を酸化してシリコン酸化膜〔５〕、？１１
重ゲート絶縁膜（６）を形成し、ソース領域（２）、ド
レイン’ｆｆ 域（３）上の絶Ｅｆ 膜（６）にコンタ
クトホール（７）を形成し、その後ＣＶＤ法によりスピ
ネル膜（４）上およびコンタクトホール（７）内に単結
晶シリコン膜を形成して選択エツチングし、所定パター
ンのゲート電極（８）および配線層（９）を形成する。
つぎに、＠２図（ｂ）に示すように、ＣＶＤ法によりス
ピネル膜ｔ４）、電極（８）および配線層（９）上に層
間絶縁膜としての単結晶スピネル膜００を形成し、同図
（Ｃ）に示すように、ＣＶＤ法によりスピネル膜αり上
に単結晶シリコン膜αυを形成したのち、選択エツチン
グにより、配線層（９）上のシリコン膜α］）およびス
ピネル膜０Ｑにスルーホール（６）を形成し、同図（ｄ
）Ｋ示すように、シリコン膜αυの上面、スルーナール
膜α３を拡散マスクとしてシリコン膜０υの露出部分０
４）を形成し、シリコン膜（］１）と拡散層０（イ）と
の境界部分にｐｎ接合０Ｑを形成する。
ピネル膜ｔ４）、電極（８）および配線層（９）上に層
間絶縁膜としての単結晶スピネル膜００を形成し、同図
（Ｃ）に示すように、ＣＶＤ法によりスピネル膜αり上
に単結晶シリコン膜αυを形成したのち、選択エツチン
グにより、配線層（９）上のシリコン膜α］）およびス
ピネル膜０Ｑにスルーホール（６）を形成し、同図（ｄ
）Ｋ示すように、シリコン膜αυの上面、スルーナール
膜α３を拡散マスクとしてシリコン膜０υの露出部分０
４）を形成し、シリコン膜（］１）と拡散層０（イ）と
の境界部分にｐｎ接合０Ｑを形成する。
７′
・１′このとき、拡散層Ｑ→の形成工程中に、拡散層０
（１）：）１ ゛の上面が酸化されてシリコン酸化膜θ１摩つＫ ；’
：つ成されるため、拡散層０４）およびシリコン酸化膜
０Ｑの形成二１ 後、第２図（ｄ）に示すように、スルーホール０シに露
出した配線層（９）上の前記シリコン酸化膜αＱを選択
エツチングにより除去すると同時二で、シリコン酸化膜
αＧにコンタクトホールα力を形成する。
（１）：）１ ゛の上面が酸化されてシリコン酸化膜θ１摩つＫ ；’
：つ成されるため、拡散層０４）およびシリコン酸化膜
０Ｑの形成二１ 後、第２図（ｄ）に示すように、スルーホール０シに露
出した配線層（９）上の前記シリコン酸化膜αＱを選択
エツチングにより除去すると同時二で、シリコン酸化膜
αＧにコンタクトホールα力を形成する。
さらに、＠２図（ｅ）ＶＣ示すように、シリコン睦イロ
膜（１３，αＱ上およびスルーホール０２．コンタクト
ホールα力内にアルミニウム配線層α印を形成し、シリ
コン環（１）、ソース領域（２）、ドレイン領域（３）
、絶縁膜（６）、電極（８）および配線層（９ンからな
る下層のＭＯＳトランジスタと、シリコン娘ａυおよび
拡散層α（１）からなるｐｎ接合型のフォトセンサとが
配線＠０綽により電気的に接・続され、反射防止用のシ
リコン酸化膜αＯを介したｐｎ接合０９への入射光によ
り発生する光電流がＭＯＳ トランジスタ等に伝達され
乙。
膜（１３，αＱ上およびスルーホール０２．コンタクト
ホールα力内にアルミニウム配線層α印を形成し、シリ
コン環（１）、ソース領域（２）、ドレイン領域（３）
、絶縁膜（６）、電極（８）および配線層（９ンからな
る下層のＭＯＳトランジスタと、シリコン娘ａυおよび
拡散層α（１）からなるｐｎ接合型のフォトセンサとが
配線＠０綽により電気的に接・続され、反射防止用のシ
リコン酸化膜αＯを介したｐｎ接合０９への入射光によ
り発生する光電流がＭＯＳ トランジスタ等に伝達され
乙。
なお、第２図には図示されていないが、シリコン１１（
１１の下層には、前記したＭＯＳトランジスタのゴー； ：ｊ”””ｊ （発明が解決しようとする問題点〕しか
し、前記した方法では、ｐｎ接合αυを拡散により形成
するため、拡散層０→の不純物濃度が１０１８〜１０ｃ
ｍ と高くなり、拡散層０荀の光吸収係数が大きくな
ってフォトセンサの高感度化に限界が生じ、さらにスル
ーナール膜の形成の際に、シリコン環αυおよびスピネ
ル膜αＱをそれぞれ異なる条件でエツチングする必要が
あり、しかもシリコン１ｉＥ（ｔηのエツチングの終点
検知およびスピネル膜ＯＱのエツチングの終点検知を別
途行なわなければならず、スルーホール（ロ）の形成が
非常に煩雑になるなどの問題点がある。
１１の下層には、前記したＭＯＳトランジスタのゴー； ：ｊ”””ｊ （発明が解決しようとする問題点〕しか
し、前記した方法では、ｐｎ接合αυを拡散により形成
するため、拡散層０→の不純物濃度が１０１８〜１０ｃ
ｍ と高くなり、拡散層０荀の光吸収係数が大きくな
ってフォトセンサの高感度化に限界が生じ、さらにスル
ーナール膜の形成の際に、シリコン環αυおよびスピネ
ル膜αＱをそれぞれ異なる条件でエツチングする必要が
あり、しかもシリコン１ｉＥ（ｔηのエツチングの終点
検知およびスピネル膜ＯＱのエツチングの終点検知を別
途行なわなければならず、スルーホール（ロ）の形成が
非常に煩雑になるなどの問題点がある。
また、下層のＭＯＳトランジスタと上層のフォトセンサ
とを接続する配線層（ト）がｐｎｎ接合型の一部を被う
ように形成され、しかもスルーホール（２）のスペース
を確保しなければならないため、フォトセンサの有効受
光面積が制限されて大きな光電流を取り出すことができ
ず゛、た゛とえば前記したフォトセンサをマトリクス状
に多数配列して１体撮像素子を形成するような場合、分
解能の優れた高精度の１８８体撮像素子得るには、各画
素領域をより微細にして画素数をできるだけ多くする必
要がある、、、：、、、各画素それぞれに相当する前記
立体回路素子のフォトセンサの有効受光面積の関係上、
ある程度以上に前記フォトセンサを小型化することがで
きず、画素数を多くすることができないという問題点が
生じる。
とを接続する配線層（ト）がｐｎｎ接合型の一部を被う
ように形成され、しかもスルーホール（２）のスペース
を確保しなければならないため、フォトセンサの有効受
光面積が制限されて大きな光電流を取り出すことができ
ず゛、た゛とえば前記したフォトセンサをマトリクス状
に多数配列して１体撮像素子を形成するような場合、分
解能の優れた高精度の１８８体撮像素子得るには、各画
素領域をより微細にして画素数をできるだけ多くする必
要がある、、、：、、、各画素それぞれに相当する前記
立体回路素子のフォトセンサの有効受光面積の関係上、
ある程度以上に前記フォトセンサを小型化することがで
きず、画素数を多くすることができないという問題点が
生じる。
この発明は、前記の点に留意してなされ、スルーホール
の形成工程の簡略化およびｐｎ接合領域の拡大を図るも
のであり、単結晶半導体膜および単結晶絶縁膜を順次積
層して半導体立体回路素子を製造する半導体立体回路素
子の製造方法において、前記単結晶絶縁膜にスルーホー
ルを形成する工程と、前記単結晶絶縁膜上および前記ス
ルーホ−ル内［１”）形またはｎ形の＠１の単結晶半導
体膜を形成する工程と、前記＠１の単結晶半導体膜上に
ｎ形またはｐ形の第２の単結晶半導体膜を積層してｐｎ
接合を形成する工程とを含むことを特徴とする半導体立
体回路素子の製造方法である。
の形成工程の簡略化およびｐｎ接合領域の拡大を図るも
のであり、単結晶半導体膜および単結晶絶縁膜を順次積
層して半導体立体回路素子を製造する半導体立体回路素
子の製造方法において、前記単結晶絶縁膜にスルーホー
ルを形成する工程と、前記単結晶絶縁膜上および前記ス
ルーホ−ル内［１”）形またはｎ形の＠１の単結晶半導
体膜を形成する工程と、前記＠１の単結晶半導体膜上に
ｎ形またはｐ形の第２の単結晶半導体膜を積層してｐｎ
接合を形成する工程とを含むことを特徴とする半導体立
体回路素子の製造方法である。
〔作用」
したがって、この発明では、単結晶絶縁膜にスルーホー
ルが形成さＩ’Ｌ、単結晶：値線膜上およびスルーホー
ル内にｐ形または１〕形の＠１の単結晶半導体膜が形成
されたのち、第１の単結晶半導体膜上ｖｒ、 ｎ形また
はｐ形の第２の単結晶半導体膜が形成され、単結晶半導
体膜にスルーホールを形成する必要がなく、スルーホー
ルの形成工程が簡略化され乙とともに、スルーホール内
のｚｌの単結晶半導体膜がｐｎ接合と下層デバイスとの
配腺１層とし’１”’（＋さらに、ｐｎ接合が拡散では
なく第２の単結晶半Ｊ、１１＝ 導体膜の積層により形成され、上層側の第２の単結晶半
）１体膜の不純物濃度が拡散の場合に比べてセンサ、下
層ＶｃＭＯＳトランジスタを備えた半導体立体回路素子
を製造する場合の１実施例を示した第１囚とともに詳細
に説明する。
ルが形成さＩ’Ｌ、単結晶：値線膜上およびスルーホー
ル内にｐ形または１〕形の＠１の単結晶半導体膜が形成
されたのち、第１の単結晶半導体膜上ｖｒ、 ｎ形また
はｐ形の第２の単結晶半導体膜が形成され、単結晶半導
体膜にスルーホールを形成する必要がなく、スルーホー
ルの形成工程が簡略化され乙とともに、スルーホール内
のｚｌの単結晶半導体膜がｐｎ接合と下層デバイスとの
配腺１層とし’１”’（＋さらに、ｐｎ接合が拡散では
なく第２の単結晶半Ｊ、１１＝ 導体膜の積層により形成され、上層側の第２の単結晶半
）１体膜の不純物濃度が拡散の場合に比べてセンサ、下
層ＶｃＭＯＳトランジスタを備えた半導体立体回路素子
を製造する場合の１実施例を示した第１囚とともに詳細
に説明する。
まず、第１図（ａ）に示すように、前記した渭２図（ａ
）の場合と同様に、たとえばｎ形の単結晶シリコン膜部
上にシリコン酸化膜を拡散マスクとした不純物の拡散に
よりｐ形のソース領域（１）、ドレイン領域Ｑυを形成
し、前記シリコン酸化膜を除去したのち、単結晶スピネ
ル膜勾、およびシリコン膜０傷とスピネル膜（イ）との
界面酸化によるシリコン酸化膜（ハ）からなる２重ゲー
ト絶縁膜（ハ）を形成し、ソース、トレイン領域Ｗ 、
Ｃ；：υＬの絶縁膜■−ｊＫコンタクＯＳトランジス
タ（イ）を形成する。
）の場合と同様に、たとえばｎ形の単結晶シリコン膜部
上にシリコン酸化膜を拡散マスクとした不純物の拡散に
よりｐ形のソース領域（１）、ドレイン領域Ｑυを形成
し、前記シリコン酸化膜を除去したのち、単結晶スピネ
ル膜勾、およびシリコン膜０傷とスピネル膜（イ）との
界面酸化によるシリコン酸化膜（ハ）からなる２重ゲー
ト絶縁膜（ハ）を形成し、ソース、トレイン領域Ｗ 、
Ｃ；：υＬの絶縁膜■−ｊＫコンタクＯＳトランジス
タ（イ）を形成する。
つぎに、第１図（ｂ）Ｋ示すように、ＣＶＤ法によりス
ピネル膜器、電極（イ）および帛線層（財）上に１間絶
縁膜としての単結晶スピネル膜（イ）を形成し、同図（
ｃ） Ｋ示すように、選択エツチングによりスピネ結晶
半導体膜であるｐ形の単結晶シリコン膜０◇を、ジボラ
ンＣＢ２Ｈ６）ガスをドーピングガスとして１０ｃｍの
濃度のホウ素〔Ｂ〕をドーピングしながら厚さ３ ｌｔ
ｍ ＩＣ５成し、ドーピングしたシリコン膜Ｇηを所
定形状に選択エツチングする。
ピネル膜器、電極（イ）および帛線層（財）上に１間絶
縁膜としての単結晶スピネル膜（イ）を形成し、同図（
ｃ） Ｋ示すように、選択エツチングによりスピネ結晶
半導体膜であるｐ形の単結晶シリコン膜０◇を、ジボラ
ンＣＢ２Ｈ６）ガスをドーピングガスとして１０ｃｍの
濃度のホウ素〔Ｂ〕をドーピングしながら厚さ３ ｌｔ
ｍ ＩＣ５成し、ドーピングしたシリコン膜Ｇηを所
定形状に選択エツチングする。
さらに、第１図（ｅ）に示すように、ＣＶＤ法により、
９５０”Ｃの温度でシリコン膜０→上に第２の単結晶半
導体膜であるｎ形の単結晶シリコン膜ｒＪを、ホ→ の濃度のリン〔Ｐ〕をドーピングしながら厚さ５μｍに
形成し、両シリコン膜０１）、（至）の境界部分にｐｎ
接合（至）を形成したのち、ドーピングしたシリコン膜
０うの上面を鏡面研摩して平坦化し、その後シリコン膜
（至）の上面を酸化して反射防止膜としてのシリコン酸
化膜■を形成して最上層のｐｎ接合型フォトセンサ（ハ
）を形成する。
９５０”Ｃの温度でシリコン膜０→上に第２の単結晶半
導体膜であるｎ形の単結晶シリコン膜ｒＪを、ホ→ の濃度のリン〔Ｐ〕をドーピングしながら厚さ５μｍに
形成し、両シリコン膜０１）、（至）の境界部分にｐｎ
接合（至）を形成したのち、ドーピングしたシリコン膜
０うの上面を鏡面研摩して平坦化し、その後シリコン膜
（至）の上面を酸化して反射防止膜としてのシリコン酸
化膜■を形成して最上層のｐｎ接合型フォトセンサ（ハ
）を形成する。
なお、＠１図には図示されていないが、前記し体回路素
子ｆＳ構成されてい乙。
子ｆＳ構成されてい乙。
一、シたがって、ＭＯＳトランジスタ（至）とフォトセ
ンサ（７）とがスルーホール国内のシリコン膜ｅｌ）［
より、電１気的に接続されるため、従来のようなアルミ
ニ・′１ 。
ンサ（７）とがスルーホール国内のシリコン膜ｅｌ）［
より、電１気的に接続されるため、従来のようなアルミ
ニ・′１ 。
ニウム配線層（至）を設ける必要がなく、シかもスルー
ホール（１）をスピネル膜翰に形成するだけでよく、ス
ルーホール（１）の形成工程が従来の場合に比べて簡略
化されるとともに、フォトセンサ（ハ）側に配線層やス
ルーホールが不要になった分だけｐｎ接合（至）領域を
最大限まで拡大することができ、同じ面積の基板上に形
成したｐｎ接合（ト）と従来のｐｎ接合Ｑυとからそれ
ぞれ重力される光電流を比較した結果、前者は後者より
も約２５％高（なり、高出力のフォトセンサ曽を得るこ
とができる。
ホール（１）をスピネル膜翰に形成するだけでよく、ス
ルーホール（１）の形成工程が従来の場合に比べて簡略
化されるとともに、フォトセンサ（ハ）側に配線層やス
ルーホールが不要になった分だけｐｎ接合（至）領域を
最大限まで拡大することができ、同じ面積の基板上に形
成したｐｎ接合（ト）と従来のｐｎ接合Ｑυとからそれ
ぞれ重力される光電流を比較した結果、前者は後者より
も約２５％高（なり、高出力のフォトセンサ曽を得るこ
とができる。
さらに、ｐｎ接合（至）は両シリコン膜０１）９国のＣ
ＶＤ法による積層により形成されるため、入射側のシリ
コン膜に）の不純物濃度を従来の拡散の場合よりも大幅
に低減することができ、入射側のシリコン膜（イ）の玉
子効率が視感度ピーク波長λ、＝５５５ｎｍにおいて従
来の７８％から９３％に向上するとともに、シリコン膜
（２）の波長χ＝ ５５５ｎｍの入射光に対す一１ゝ・
′ −・〉′また、フォトセンサに）の分光感度の設定を、
シリコン膜に）の膜厚調整によるｐｎ接合（至）の接合
深さの調整により容易に貸なうことができる。
ＶＤ法による積層により形成されるため、入射側のシリ
コン膜に）の不純物濃度を従来の拡散の場合よりも大幅
に低減することができ、入射側のシリコン膜（イ）の玉
子効率が視感度ピーク波長λ、＝５５５ｎｍにおいて従
来の７８％から９３％に向上するとともに、シリコン膜
（２）の波長χ＝ ５５５ｎｍの入射光に対す一１ゝ・
′ −・〉′また、フォトセンサに）の分光感度の設定を、
シリコン膜に）の膜厚調整によるｐｎ接合（至）の接合
深さの調整により容易に貸なうことができる。
−以上のように、この発明の半導体立体回路素子の製造
方法によると、スルーホール（１）の形成工程を簡略化
することができるとともに、ｐｎ接合（至）領域を最大
限まで拡大してフォトセンサ・−の有効受光面」を拡大
することができ、しかもｐｎ接合（至）が拡散ではなく
シリコン膜０１）、（イ）のＣＶＤ法による積層により
形成されるため、フォトセンサ（ハ）の入射側のシリコ
ン膜に）の光吸収係数を低減することが可能となり、フ
ォトセンサＯ→の高感度化Ｊ６よび微細化を図ることが
でき、高精度の古体撮像素子等の製造Ｖ（、’ｉ＠する
という利点を有し、その効果は非常に顕著である。
方法によると、スルーホール（１）の形成工程を簡略化
することができるとともに、ｐｎ接合（至）領域を最大
限まで拡大してフォトセンサ・−の有効受光面」を拡大
することができ、しかもｐｎ接合（至）が拡散ではなく
シリコン膜０１）、（イ）のＣＶＤ法による積層により
形成されるため、フォトセンサ（ハ）の入射側のシリコ
ン膜に）の光吸収係数を低減することが可能となり、フ
ォトセンサＯ→の高感度化Ｊ６よび微細化を図ることが
でき、高精度の古体撮像素子等の製造Ｖ（、’ｉ＠する
という利点を有し、その効果は非常に顕著である。
＠１図ｔａ）〜／ｅ）はこの発明の半導体立体回路素子
の製造方法の１実施例の製造工程を示す断面図、＠２図
（ａ）〜（ｅ）は従来の半導体立体回路素子の製造工程
を示す断面図である。 ０１ 、 ＋神、 ＜’Ｅ・・・単結晶シリコン膜、翰
・・・単結晶スピネル膜、（１）・・・スルーホール、
（ト）・・・ｐｎ？３合。 特許出願人 工業技術院長 等々力 達第 １１！１ （Ｇ） （ｂ） ＩＩ品スビト１峡 フｑ （Ｃ） 第 １ 図 （ｄ） （ｅ）
の製造方法の１実施例の製造工程を示す断面図、＠２図
（ａ）〜（ｅ）は従来の半導体立体回路素子の製造工程
を示す断面図である。 ０１ 、 ＋神、 ＜’Ｅ・・・単結晶シリコン膜、翰
・・・単結晶スピネル膜、（１）・・・スルーホール、
（ト）・・・ｐｎ？３合。 特許出願人 工業技術院長 等々力 達第 １１！１ （Ｇ） （ｂ） ＩＩ品スビト１峡 フｑ （Ｃ） 第 １ 図 （ｄ） （ｅ）
Claims (1)
- １ 単結晶半導体膜および単結晶絶縁膜を順次積層して
半導体立体回路素子を製造する半導体立体回路素子の製
造方法において、前記単結晶絶縁膜にスルーホールを形
成する工程と、前記単結晶絶縁膜上および前記スルーホ
ール内にｐ形またはｎ形の第１の単結晶半導体膜を形成
する工程と、前記第１の単結晶半導体膜上にｎ形または
ｐ形の第２の単結晶半導体膜を積層してｐｎ接合を形成
する工程とを含むことを特徴とする半導体立体回路素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174058A JPS6235550A (ja) | 1985-08-09 | 1985-08-09 | 半導体立体回路素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174058A JPS6235550A (ja) | 1985-08-09 | 1985-08-09 | 半導体立体回路素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6235550A true JPS6235550A (ja) | 1987-02-16 |
| JPH0519988B2 JPH0519988B2 (ja) | 1993-03-18 |
Family
ID=15971881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174058A Granted JPS6235550A (ja) | 1985-08-09 | 1985-08-09 | 半導体立体回路素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235550A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5328384A (en) * | 1976-08-27 | 1978-03-16 | Fujitsu Ltd | Production method of semiconductor device |
| JPS5338278A (en) * | 1976-09-20 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
| JPS5342689A (en) * | 1976-09-30 | 1978-04-18 | Fujitsu Ltd | Semiconductor device |
| JPS5812481A (ja) * | 1981-07-15 | 1983-01-24 | Toshiba Corp | 固体撮像素子 |
-
1985
- 1985-08-09 JP JP60174058A patent/JPS6235550A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5328384A (en) * | 1976-08-27 | 1978-03-16 | Fujitsu Ltd | Production method of semiconductor device |
| JPS5338278A (en) * | 1976-09-20 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
| JPS5342689A (en) * | 1976-09-30 | 1978-04-18 | Fujitsu Ltd | Semiconductor device |
| JPS5812481A (ja) * | 1981-07-15 | 1983-01-24 | Toshiba Corp | 固体撮像素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519988B2 (ja) | 1993-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |