JPS6236263B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、リアルタイム・データ処理装置、さ
らに詳細には、「待期間」命令を処理する装置に
関するものである。

例えば、電気通信切換装置などを制御するため
に使用されるリアルタイムデータ処理装置におい
ては、しばしば指定された期間、処理を中断する
ことが必要である。例えば、呼出の設定の間、所
定の期間（例えばインターデジタルポーズ）、各
数字を受信後、ダイアルされた数字の蓄積処理は
中断される。そのような動作は「待期間」命令、
又はマイクロ命令を実行して達成され、命令自身
は時間遅延を指定しているものである。その他の
多くの場合においても「待期間」マイクロ命令が
計画され、プロチプロセツサ・ストアドプログラ
ム制御方式を使用した大容量交換装置において
は、同時に実行される中断処理の数は相当なもの
である。

本発明の目的は、全ての「待期間」命令をある
種の順序づけられたリストに配列し、待期間が終
つた時中断された処理が再開できるように、デー
タ処理装置でこのリストを管理するようにしたも
のである。

本発明によれば、「待期間」命令を有する処理
を取り扱う形のリアルタイムデータ処理装置が提
供されてあり、前記命令の各々は複数個の所定の
期間の一つを指定しており、特定の同じ期間を有
する命令によつて中断されている全ての処理は、
中断された時刻順に互いにつながれ、チエーンの
中の第１の処理の待ち期間が完了するリアルタイ
ムの情報を保持しているタイミングチエーンヘツ
ダにつながれており、その全てのタイミングチエ
ーンヘツダはリストの中で連結され、データ処理
装置は待ち期間が完了した処理を確かめるために
所定のタイムインタバルが経過した時リストをサ
ーチする処理を有している。

また、本発明によれば、各々が複数個の所定の
期間を指定する「待ち期間」命令を有する複数個
の処理を取り扱う形のリアルタイム・デジタルデ
ータ処理装置を提供しており、前記データ処理装
置は処理に関する情報を蓄積するメモリと少くと
も１つのプロセツサユニツトを有しており、その
プロセツサは処理を実行するようになつている。
各処理は、その処理が中断された時のその処理の
ワーキングパラメータを保持するメモリの中に情
報セグメントを有しており、その情報セグメント
はその処理に対する待ち期間が完了すべき時間の
表示を有しており、情報セグメントリンク情報は
特定の同じ期間を有する命令によつて中断される
全ての処理の情報セグメントを処理が中断された
時刻順に配列される第１のリンクリストに形成
し、その第１のリンクリストは、メモリ内に蓄積
されたタイミングチエーンヘツダセグメントに連
結され、独占的に前記の特定の期間に割当てられ
ている。タイミングチエーンヘツダセグメント
は、第１のリンクリスト上の第１の情報セグメン
トに対する待ち期間が完了する時期を表示するウ
エイクアツプ値を蓄積している。各タイミングチ
エーンヘツダはタイミングチエーンヘツダセグメ
ントを第２のリストの中に形成するヘツダリンク
情報を有している。データ処理装置は待ち期間が
完了した処理を確かめるために、第２のリストを
サーチさせるタイミングチエーンサーチ処理を有
しており、また装置はタイムインタバルを監視
し、インタバルの終了時に、タイミングチエーン
サーチ処理を作動させるように条件づけられたイ
ンタバルタイミング装置を作動させる装置を有し
ている。

次に、本発明を添付図面に従つて説明する。

本発明の装置の詳細な説明を始める前に、本発
明のデータ処理装置に使用するのに適するセント
ラルプロセツサユニツトについて簡単に説明す
る。そのようなセントラルプロセツシングユニツ
トは、第１ａ図および第１ｂ図に示されている。
第１ａ図と第１ｂ図は並んでおかれ左側に第１ａ
図が置かれる。セントラルプロセシングユニツト
は、リード線SOHCS、SDH、SIHCSおよびSIH
を経由してメモリモジユールに接続されている。
リード線SDHおよびSIHはそれぞれメモリユニツ
トの出力および入力データパスであり、リード線
SOHCSおよびSIHCSはそれぞれメモリモジユー
ルに対する出力および入力制御信号ハイウエイで
ある。

セントラルプロセシングユニツトはユニツトの
ハイウエイをデータの通路にオン、オフするデー
タトランスフアゲートを制御するマイクロプログ
ラミング制御式μPROGである。そのプロセシン
グユニツトは演算ユニツトMILL、比較器
COMP、命令レジスタIR、演算レジスタOPRG、
メモリ通信レジスタSDIREGおよび三個のレジス
タスタツクを有している。ユニツトは英国特許明
細書第1329721号に詳細に解示されているいわゆ
る機能レジスタ構造で構成されている。スタツク
は、汎用レジスタACC STK（第２図に詳細を示
す）およびベーススタツクBASE STKとリミツ
ト・スタツクＴ／CLMT STKに分割される機能
レジスタを備えており、これらは第３図に詳細に
示されている。セントラルプロセツサは、
“System250―ａ fault―tolerant，modular
Processing system for control applications”
Pages26 to 34 of issue 27 of systeme
Technologyに説明されている形式のモジユラ処
理装置に使用するのに特に適している。そのよう
なシステムにおいて、機能構造は、全てのリソー
スのマスタリストがいわゆるシステム機能テーブ
ルに保持されているようになつており、各処理は
その処理がアクセスすることを許されているリソ
ースを表示するそのテーブルに対するポインタの
リストを備えている。その上、各処理は、いわゆ
るダンプスタツク（第４図に示す）を備えてお
り、そのダンプスタツクは共通のメモリの中に保
持されている。そしてその共通メモリはその処理
を実行するプロセツサユニツトの中の機能レジス
タスタツクの中のダンプスタツク機能レジスタ
DCRによつて指示される。ダンプスタツクDA
は、シーケンス制御レジスタSCRおよび全ての
ワーキング機能レジスタRSP WCR0ないしRSP
WCR7の値と共に変化の処理が発生した時（すな
わち、処理が中断した時）、汎用レジスタスタツ
クACC STKの内容を蓄積するために使用されて
いる。その上、各処理のダンプスタツクDAは
RIGHT LINK、LEFT LINKおよび
INCREMENT値を有してり、これらの値は本発
明の実施例を行うに必要な操作で後に使用され
る。

各処理は、いわゆる処理ベース（第５図）PB
を備えており、それは処理ダンプスタツク
WPDS，ジヨブ リンクブロツクWJLB，トラツ
プフラグWFL，スケジユーラワークスペースリ
ンクWLINKおよびポストと待ちフラツグのリス
トを保持するワークスペースに対するポインタを
含んだ主要ポインタのリストである。

システム250のマルチプロセツサシステムによ
つて実行される動作は、ランニングリスト上で作
動するスケジユーラ処理によつて編成されてい
る。このリストは第６図に示されており、それは
装置の中で各プロセツサユニツトに対する１つの
エントリを有する３つの情報ブロツクで構成され
ている。第６図は３つのプロセツサユニツトシス
テムに対するランニングリストの配列を示してお
り、そのリストは各プロセツサに対して、(i)プロ
セツサ上で実行する処理に対する処理ベースのポ
インタ、(ii)各実行処理に対するダンプスタツクの
ポインタ、および(iii)プロセツサユニツト上で前に
実行される処理に対するダンプスタツクのポイン
タを有している。

各プロセツサは自分自身の現在の時間ブロツク
を有しており、このブロツクは時間機能レジスタ
TCR（第３図）によつてアドレスされる。TCR
によつて指示されるブロツクは、WIT、
WITSUPおよびWETNIと名づけられる３つのワ
ードで構成されている。WITはインタバル・タ
イマであり、WETNIは次のタイマ中断が発生す
る推定時間であり、WITSUPは１つのプロセツ
サが他を中断する時のインタバルタイマ値を記録
するために使用する。

待ち期間に対する時間情報は、観念的な監視用
の「現在時間」に基づいている。実際に単一の値
はない。そのかわり、各プロセツサは自分用のバ
ージヨンを持つており、外部システムの制御装置
（図示なし）はプロセツサと同期が保たれてい
る。

現在時間の各バージヨンは次のように維持され
ている。WETNIと名付けられるワードは、次の
タイマーインタラプトが発生する維定リアルタイ
ム、すなわちWITがゼロになるリアルタイムを
保持するように使用されている。現在時間はCT
＝WETNI―WITで与えられている。WITが新し
い内部のタイムアウトを起動するためにタイムイ
ンタバルの終りで更新される時には、WETNIは
同じ量だけ自然に変えられる。値WITがインタ
バルタイム処理によつて、そのインタバルタイム
処理が再び作動される前に経過する100μ秒の期
間の数を表示する値に設定される。各プロセツサ
は100μ秒のインタバルで割り込まれるようにな
つており、そのインタバルタイマワードWITは
１ずつ減らされ、ゼロコンデイシヨンを試験され
る。ゼロコンデイシヨンに遭遇すると、インタバ
ルタイムアウトは完了し、満期に対してインタバ
ルを待つている処理の中に再エントリがなされ
る。

本発明の実施例で使用されている実際のインタ
バルタイム処理は後に詳細に考えられるいわゆる
「アシヤレツト（Usherette）」処理である。

各CTは普通は増加値であるが、しかしこれに
対して２つの例外がある。すなわち、 (イ) 時間の値が１ワードの容量をオーバーフロー
しようとしている時、全ての時間の値は固定の
値（一般的には３分）で減らされる。

(ロ) CTは同期が行なわれる時には小さな訂正を
受けることがある。

WITSUPと名付けられるワードの使用は２倍
である。１つのプロセツサが他のプロセツサに割
り込むことを望む時には、そのプロセツサは他の
プロセツサのWITをゼロにセツトする（もしす
でにゼロまたは負でないならば）。時間をはから
れている元のインタバルは後で再び設定できるよ
うに、前の値はWITSUPである。またWITSUP
はブロツク上の動作の単一スレツデイングを達成
するために使用される。すなわち値の―１は、ブ
ロツクが「ロツク」されていることを示してい
る。

本発明によるシステムにおいては、処理はそれ
自身を指定するタイムインタバルに対して中断さ
れることができる。そのインタバルは１から固定
されている最大値までの整数値をとることがで
き、同時に中断される処理の数には制限がない。

機能を実行するために使用されるデータ構造
は、(i)．同時に中断された処理の数はひじように
大きく、(ii)．どの瞬間においても有効なタイムイ
ンタバルの数は比較的少いという応用に対して有
効であるように設計されている。実際の例におい
ては、30という数字が妥当な数といわれている
が、しかしながら異る時間で要求し、従つて異る
時間で「ウエイクアツプ」されることが必要であ
るひじように多くの処理に対しては一定のインタ
バルが有効であるようにアレンジされている。

同じタイムインタバルの終了を待つて中断され
ている全ての処理は要求した順番で互いに連結さ
れ、「タイミングチエーンヘツダ」につながれて
いる。チエーンは、第７図に示すような処理ダン
プスタツクの中のRIGHT LINK（RL）および
（LEFT LINK（LL）ポインタによつて達成され
ている。第７図が示すようにチエンは二重に循環
リンクされて形成されている。３つの処理を有す
る例においては、ダンプスタツク１，２，３を有
しそれぞれ15ミリ秒のインタバルに対し中断さ
れ、「要求」している。システムは、100μ秒の処
理スロツトを有するように配列されているので、
100μ秒の範囲に変換するために15と10が掛けら
れている。その結果の150は、タイミングチエン
ヘツダの中のインタバルINTロケーシヨンの中に
書き込まれている。第６図に示すチエン例につい
て考えると、チエンの中の最初の処理は時間1270
で起こされるようになつており、これはヘツダの
中のWAKE UPロケーシヨンの中に書き込まれ
ている。チエンの中の最初の処理のダンプスタツ
クは、インクリメント・ロケーシヨンINCの中に
書き込まれているゼロの値を有している。そのチ
エンの中の第２の処理は時間1270プラス20（すな
わち時間1290）で処理されるように要求している
が、処理３は、別のインクリメント１０（すなわ
ち時間1300）の後に処理される。チエンの中の最
初の処理に対するインクリメント値INCは常にゼ
ロであり、ヘツダの中の値NEGSUMは、チエン
のインクリメントの負の合計であるサイン付の22
ビツトの数値として維持されている。NEGSUM
はインクリメントの合計を負にし、１を引くこと
によつて計算される。従つて例においては、
NEGSUMはインクリメント２０と１０から―31
になる。完全なチエンを横切ることなく新しい処
理に対するINC値を決めることができるので、処
理をチエンの最後に加える時に重要である。

第７図は、処理に対する処理ダンプスタツクが
特定の期間（すなわち15ミリ秒）中断されている
処理に対して連結されていることを示している。
電気通信の分野でみられるような、リアルタイム
処理を取り扱うマルチプロセツサシステムにおい
ては異るインタバルに対して中断される処理があ
る。そのような状態は、各々がタイミングチエン
ヘツダを有するいくつかのタイミングチエンを有
して処理されている。

ヘツダは、第７図に示すヘツダのダウンリンク
WDLINKを使用して第８図に示すように連結さ
れている。ヘツダチエインの先頭はタイミングチ
エンヘツダリストの先頭にポインタFIRST
HEADERを有するタイミングチエンマスタポイ
ンタブロツクである。タイミングチエンヘツダは
特定の順番で配列されていない。個々のタイミン
グチエンが空きになつた時（すなわちその上に、
もはや処理がない時）、そのヘツダは「空き」で
あるといわれ、もし要求されるならば、異るイン
タバルに対して再び使用することができる。タイ
ミングチエンマスタポインタブロツクのポインタ
FREEは、空きのヘツダにポインタを有するよう
に使用され、もし空きのヘツダがない場合には、
ポインタはNULLにセツトされる。

上記のタイミングチエン計画は管理上３つの主
要な動作を有している。

１ 指定されたタイムインタバルが経過するま
で、またはある外部イベント（すなわちフラ
グ）が発生するまで、そのどちらか早い方によ
つて処理は実行を中断する（すなわち
WAITFORタイムインタバル命令を実行す
る）。従つてその処理は適当なタイミングチエ
ンにリンクされなければならない。

２ タイミングチエンの中の処理は、外部イベン
トの発生によつてそのチエンから取り除かれ
る。

３ タイミングチエンの中の処理は、そのタイム
インタバルが終了することによつてそのチエン
から取り除かれる。

第１の動作は、第９図にフローチヤートの形式
で示されており、「アシヤレツト」処理と呼ばれ
る特殊な処理が第３の動作を取り扱うタイミング
チエンヘツダをサーチしており、これは第１０図
に示されている。第２の動作は第１０図のステツ
プのあるものを使用して取り扱われている。

まず最初に、処理を中断する、換言すればタイ
ミングチエンに処理を置くのに必要な動作につき
考えてみる。

処理の中断 前述したように、第９図は、待ち期間マクロ命
令が遭遇した時実行される動作のフローチヤート
を示している。その命令に遭遇するプロセツサユ
ニツトは、機能レジスタの１つに、マスタポイン
タブロツク（第８図）用の記述子（すなわちアク
セス形のコードを有するベース値とリミツト値）
を設定する。それから、プロセツサユニツトは
PS1ステツプを実行し、それはレジスタSDIREG
の中に実際の必要なメモリアドレスを形成するた
めにMILLを使用し、ブロツクや第１ａ図および
第１ｂ図にあるリード線SIH上に存在するメモリ
モジユールにアドレスして、マスタポインタブロ
ツクの中のFREEロケーシヨンをアドレスする。
アドレスされたロケーシヨンの内容はリード線
SDH上で、ACC STKの中の汎用レジスタの例え
ば１つの中に戻される。それからプロセツサは、
第９図のPS2ステツプを実行し、そこにおいて
は、そのレジスタの内容は、演算ユニツト条件信
号AVISを使用するMILLによつて試験される。

第９図および第１０図の全ての処理の動作ステ
ツプは、普通のデータ処理動作を使用した第１ａ
図および第１ｂ図の装置を使用して実行できるよ
うにすることは、当業者にとつて当然のことであ
るので、従つて残りの動作ステツプの詳細につい
ては、本明細書においては試みない。

PS3ステツプ このステツプにおいては、空きのタイミングヘ
ツダが、マスタポインタブロツクがFREEロケー
シヨンによつて識別されないために入れられるも
ので、このステツプにおいては、タイミングチエ
ンヘツダのリストは各ヘツダが空きであるかどう
かを調べるために、各ヘツドを試験する各タイミ
ングチエンヘツダのダウンリンクWDLINK（第
８図）を使用してスキヤンされる。ヘツダが見つ
けられると、マスタポインタブロツクの中のポイ
ンタFREEはそのヘツダを指示するように条件づ
けられている。そのような空きのヘツダが見つか
らない場合には、蓄積管理処理によつて管理され
ているプールから新しい蓄積ブロツクが得られ、
この新しいブロツクはタイミングチエンヘツダと
して初期化され、それはタイミングチエンヘツダ
リストの最後に加えられる。

PS4ステツプ このステツプは、値Ｘをプロセツサユニツトの
中の汎用レジスタに設定することを有している。
この値Ｘは待ちタイムインタバル（）を現在の
システムの時間に加えることによつて計算され
る。またこの値Ｘは、WAKE UP値またはその
処理の増分値を条件づけるために後に使用され
る。

PS5ステツプ このステツプにおいては、タイミングチエンヘ
ツダリスト（第８図）は、必要な待ち期間（）
に等しいインタバルタイム（INT第７図）を有す
るヘツダを探すために走査される。待ち期間を含
むタイミングチエンが存在する場合には、PS6ス
テツプｙパスを完了し、タイミングチエンがすで
に存在しない場合には、ｎパスになる。

PS7ステツプ このステツプにおいては、プロセスダンプスタ
ツクに対するインクリメント（INC）は、PS4ス
テツプで形成された値ＸからWAKEUP―
NEGSUM―１から形成される値を引くことによ
つて形成される。また、このステツプは、新しい
処理に対して新しく形成されたインクリメントを
引くことによつて、選択されたタイミングチエン
ヘツダの中のNEGSUMを更新する。

PS8ステツプ PS7ステツプの完了時に、プロセスを選択され
たタイミングチエーンの中に挿入することが必要
であり、これは、ヘツダの中のLEFT LINK NL
LINKスロツトを読むことによつて、チエンの中
の最後の処理を識別して実行される。チエンが空
きの場合には、「最後の処理」はヘツダ自身であ
るということに注意されたい。リストの中の最後
の処理が識別されると、この最後の処理とヘツダ
間のリンクはこわされ、新しい処理をチエンの最
後の処理として取り入れることによつて再形成さ
れる。値Ｘはまた、アシヤレツト処理が時間Ｘで
または時間Ｘの前にウエイクアツプされることを
保障するためにこのステツプの中で使用される。
この動作の完了時に、中断処理は完了され、中断
処理を実行しているプロセツサユニツトは処理ス
ケジユーラに入る。

PS9ステツプ 新しく中断されたプロセスの待ち期間に等しい
インタバルを有するタイミングチエンがない場合
には、PS6ステツプはｎパス上で終了する。
PS9，10，11ステツプはこの場合に実行され、マ
スタポインタブロツク（第８図）のFREEポイン
タからそのヘツダを取り除くと同様に、新しいタ
イミングチエンヘツダを使用し、WAKE UP，
INTおよびNEGSUMの（第９図）を設定する。

上述のことから、定められた期間処理を中断す
るには、その定められた期間に同じインタバルが
全てが待つている処理ダンプスタツクのチエンの
最後に処理ダンプスタツクが加えられることがわ
かる。そのタイミングチエンの管理は、タイミン
グチエンヘツダのWAKEUP，RIGHT LINK，
LEFT LINKおよびNEGSUMの値によつて達成
されている。

ある処理が待ち期間マクロによつて中断される
と、(イ)必要なインタバルが終了するまで、または
(ロ)ある外部イベントの発生によつて取り除かれる
まで、その処理はタイミングチエン上におかれ
る。これらの動作は、いわゆるアシヤレツト
（USHERETTE）処理である第１０図のフロー
チヤートによつて達成され、それらは上に定めら
れた順に記述される。

アシヤレツト処理 この処理は、最も短いタイミングチエン・ウエ
イクアツプ値が完了する時または完了する前に、
終了するように条件づけられ、アシヤレツト処理
に入るプロセツサユニツトのインタバルタイマ装
置の制御のもとに行なわれる。最も短い値を識別
する方法は、次の処理の中に定められる。基本的
にはアシヤレツト処理は、待ち期間が終了した処
理を確かめるためにタイミングチエンサーチ処理
として使用される。

UP1ステツプ この処理においては、アシヤレツト処理を実行
するプロセツサの中の汎用レジスタが処理のため
の値TIMEを蓄積するために使用され、このレジ
スタは現在のシステムの時間にセツトされる。

UP2ステツプ プロセツサの中の第２の汎用レジスタが値
NEXT TIMEを蓄積するために使用され、この
ステツプのそのレジスタの内容は大きな値、すな
わち全て１にセツトされる。

UP3ステツプ プロセツサはチエンの中の最初のヘツダを点検
する。これはFIRST HEADERポインタ（第８
図）を使用して達成される。このステツプで実行
される動作は、プロセツサの汎用レジスタの１つ
であるタイミングチエンリストポインタ（TCL
POINTER）の中にFIRST HEADERの読み取り
を入れる。

UP4ステツプ このステツプにおいては、TCL POINTER
は、チエンの中の最初のタイミングチエインヘツ
ダのWAKE UP値（第７図参照）を読み取るよ
うに使用されている。

UP5ステツプ プロセツサユニツトはちようど読みこんだ
WAKE UP値を値TIMEと比較する。一般的に、
プロセツサの中の別のレジスタの中に保持されて
いる２つの値の１方はMILLによつて他方から引
かれその結果がモニタされる。もしWAKE UP
＞TIMEの場合には、最初のヘツダに対する
WAKE UPタイムが現在のシステムの時間より
大きいのでUP6のステツプなどは、チエンの中の
次のヘツダにステツプするように実行される。そ
のステツプの比較の結果が、TIMEがWAKE UP
に等しい（またはより大きい）ことを示している
場合には、UP11ステツプなどは、最初のタイミ
ングチエン上に最初の処理を引き出し、それを
「レデイ・トウ・ラン・リスト」上に置くように
実行される。最初のヘツダのWAKE UPがTIME
よりも大きいということがこのステージにおいて
は仮定される。

UP6ステツプ このステツプにおいては、WAKE UPがNEXT
TIMEと比較され、もしWAKE UPがNEXT
TIMEよりも小さい場合には、UP7ステツプが実
行される。この状態においては、仮定された
NEXT TIMEはUP2ステツプにおいてひじよう
に大きな値にセツトされ、従つてUP7ステツプが
実行される。

UP7ステツプ このステツプにおいては、NEXT TIMEは、
UP4ステツプでアドレスされたヘツダから読み取
られるWAKE UP値によつて書き換えられる。
遭遇するNEXT TIMEがTIMEによつて与えられ
る現在のシステムの時間に等しくなるまで、この
動作はサーチ「ダウン」を制御し、タイミングチ
エンヘツダはNEXT TIMEを遭遇する最も低い
値にセツトする。

UP8ステツプ UP4ステツプの中でアドレスされたダウンリン
クWDLINK（第７図および第８図）はこのステ
ツプにおいて、プロセツサの汎用レジスタの１つ
の中へ読み込まれる。

UP9ステツプ このステツプにおいては、ダウリンクがチエン
の終りを示すNULLであるかどうかを調べるため
にそのダウンリンクをテストする。ダウンリンク
はNULLでないと仮定されている。しかしなが
ら、タイムアウトまたは外部イベントを待つてい
るタイミングチエン上に処理を置くためにそのよ
うな状態が発生するということも指摘しなければ
ならないし、また外部イベントがタイムアウトの
前に発生する場合にはその処理はチエンから取り
除かれ、従つてアシヤレツト処理はそのタイムア
ウトに応答するためにWAKE UPされる。タイ
ミングチエンから処理を取り除くに必要な動作
は、UP11からUP18までのステツプに関係してお
り、後に説明される。

UP10ステツプ このステツプにおいてはUP8ステツプで読まれ
たダウンリンクWDLINKはタイミングチエンリ
ストポインタTCL POINTERとして使用される
汎用レジスタに書き込まれ、チエンの中の次のヘ
ツダからWAKE UP値を使用して再びUP4および
UP5ステツプを実行する。UP6ないしUP10ステ
ツプはTIMEに等しいWAKE UP値を有するヘツ
ダが見つかるか、または完全なヘツダチエンが横
切るまでくり返して実行される。WAKE UPが
UP5のステツプのTIMEに等しい条件が見つけら
れると、UP11ステツプが実行され、WAKE UP
期間が終了する時タイミングチエンから中断した
処理を取り除くステツプのチエンを起動する。

UP11ステツプ このステツプにおいては、現在のシステム時間
に等しいWAKE UP値を有するTIMING LISTの
タイミングチエンヘツダのライトリンクＲ
LINK（第７図）はプロセツサの汎用レジスタの
１つの中に読み込まれる。この動作はヘツダによ
つて供給されるタイミングチエン上の最初の処理
ダンプスタツクを識別する。

UP12ステツプ このステツプにおいては、UP11ステツプで読
まれたライトリンクが、チエンが空きであるかど
うかを知らべるために試験される。タイミングチ
エンがタイムアウトまたは外部イベントの発生を
待つているダンプスタツクを有している場合には
再びそのような状態が発生し、後者が発生する
と、特定のタイミングチエンに対するWAKE
UPが終了する前に、タイミングチエンからその
処理を取り除く。UP5およびUP11ステツプに
「入つた」タイミングチエンはこの点においてや
がて処理されることを待つている処理ダンプスタ
ツクを持つていると仮定する。

UP13ステツプ このステツプにおいては、第１０図のフローチ
ヤートにＸとして定められている汎用レジスタが
タイミングチエンの隣側の増分値を読むために使
用される。

UP14ステツプ このステツプにおいては、現在の最初の処理
は、リストを実行する準備状態に置かれるので、
この処理がチエンの中の最初の処理になるよう
に、タイミングチエンの右隣側の増分値（INC）
はゼロにセツトされる。

UP15ステツプ このステツプにおいては、Ｘ値は、再活動され
る処理の除去を調整するように、タイミングチエ
ンヘツダの中のWAKE UP値およびNEGSUM値
を調整するために使用される。

UP16ステツプ このステツプにおいては、タイミングチエンヘ
ツダの中のライトリンク（IR LINK）およびレ
フトリンク（NL LINK）は前に構成したよう
に、チエン内の処理２が何であるかを指摘するよ
うに再形成される。

UP17ステツプ プロセツサユニツトはウエイクアツプされるよ
うに準備されているUP5ないしUP12ステツプで
識別される処理をスケジユーラの「レデイ・ツ
ウ・ラン」リストに置くようにする。

アシヤレツト処理は、TIMEによつて与えられ
る現在のシステムの時間でウエイクアツプされる
他の処理をサーチするUP8、UP9、UP10、UP4
およびUP5ステツプを実行する。最終的には、
UP9ステツプは、ヘツダチエンの最後に遭遇し、
UP19ステツプが実行される。

UP19ステツプ このステツプにおいては、現在のシステム時間
に等しくないヘツダを問い合わせている間に遭遇
する最も低いWAKE UP値であるNEXT TIME
の最終値がHARDWARE TIMERシステムに書
き込まれ、その時点でアシヤレツト処理が再び作
動される。アシヤレツト処理は、現在のシステム
時間を待つて中断され、プロセツサの１つのイン
タバルタイマ装置を使用して、HARDWARE
TIAER値に到る。

タイミングチエンから処理を取り除くために
は、UP11，UP12，UP13，UP14，UP15，UP16
およびUP17ステツプを実行することが必要であ
るにすぎない。第１０図の点αは、特定の外部イ
ベントの発生によつて「強制」されるアシヤレツ
ト処理に入る点を示している。

上記のタイミングチエン機構は、従来の他の機
構に比べていくつかの利点を有している。これら
の利点の代表的なものは次の通りである。

１ チエンへの新しい処理の追加が常に最後の所
に行なわれ、チエンおよびNEGSUM値により
容易な動作となつている。完全なチエンの横断
は必要でなく、たとえチエンがいかに長くとも
動作は効率的である。

２ チエンのどんな部分からでも処理を取り除く
ことは、そのチエンを横切る必要もなく、容易
で効率的な動作である。

３ リアルタイムシステムであるので、オーバー
フローが発生しないように時折り絶対時間値を
調整しなければならない場合でも、各ヘツダの
所で１つの値（WAKE UP）を調整すること
が必要なだけである。個々の処理ダンプスタツ
クの中の時間値は、相対的であり、調整される
必要はない。

４ 個々のチエンが空きになつた時（すなわちチ
エン上に他の処理がない時）、ヘツダは「空
き」であるといわれ、別のINTERVALに対し
て再び使用されることができるので、
INTERVAL値のセツトは、その瞬間の必要に
適するよう容易に行うことができる。

【図面の簡単な説明】

第１ａ図および第１ｂ図は、第１ａ図が左側に
置かれるように並んで置かれるものであり、本発
明の一実施例に使用するのに適したセントラルプ
ロセシングユニツトのブロツク図、第２図は、第
１ａ図および第１ｂ図のCPUの中のレジスタを
示す図、第３図は、第１ａ図および第１ｂ図の
CPUの中のメモリ保護（機能）レジスタを示す
図、第４図は、処理ダンプスタツクを示す図、第
５図は、処理ベースを示す図、第６図は、スケジ
ユーラのランニングリストを示す図、第７図は、
本発明によるタイミングチエンを示す図、第８図
は、タイミングチエンヘツダがリンクされている
方法を示している図、第９図は、処理中断アルゴ
リズムのフローチヤート図、および第１０図は、
いわゆる「アシヤレツト」処理のフローチヤート
図である。 ACC STK……汎用スタツク、BASE STK…
…ベーススタツク、RES REG……RESレジスタ
ー、MILL……演算ユニツト、COMP……比較
器、IR……命令レジスター、OP REG……演算
レジスター、SDIREG……メモリ通信レジスタ
ー、μPROG……マイクロプログラミング制御式
セントラルプロセシングユニツト、TC／LMT
STK……TC／LMTスタツク。

Claims (1)

1. 【特許請求の範囲】 １ 各々が複数個の所定の期間の一つを指定する
   「待期間」命令を有する複数個の処理を取り扱う
   形のリアルタイム・デジタルデータ処理装置であ
   つて、前記装置は、前記処理に関する情報を蓄積
   するメモリと、前記処理を実行するようにされた
   少くとも一つのプロセツサユニツトとを有し、各
   処理は、その処理が中断された時の処理に対する
   ワーキング・パラメータを保持するために、メモ
   リの中に情報セグメントを設けてあり、その情報
   セグメント（DA）は、その処理に対する待期間
   が完了するべき時刻の表示（INC）を有してお
   り、情報セグメント・リンク情報（RIGHT
   LINK；LEFT LINK）は、特定の同じ期間を有
   する命令によつて中断される全ての処理の情報セ
   グメントを情報が中断される時刻順に配列されて
   いる第１のリンク・リストに形成し、又前記第１
   のリンク・リストはメモリの中に蓄積されている
   タイミング・チエーン・ヘツダー・セグメント
   （TIMING CHAIN HEADER Ｘ）にもリンクさ
   れており、前記特定の期間に独占的に割当てられ
   ており、前記タイミング・チエーン・ヘツダー・
   セグメント（TIMING CHAIN HEADER Ｘ）
   は、前記第１のリンク・リスト上の第１の情報セ
   グメント（PROCESS DUMP STACK １）に対
   する待期間が完了する時期を表示するウエイク・
   アツプ値（WAKE UP）を蓄積し、各タイミン
   グ・チエーン・ヘツダー・セグメント（TIMING
   CHAIN HEADER Ｘ）は、前記タイミング・チ
   エーン・ヘツダー・セグメントを第２のリストに
   形成するヘツダー・リンク情報（WDLINK）を
   有し、前記データ処理装置は、待期間が完了した
   処理を確認するために前記第２のリストをサーチ
   するタイミング・チエーン・サーチ処理を有し、
   又前記データ処理装置はタイムインタバルを監視
   し、そのインタバルの完了時に前記タイミング・
   チエーン・サーチ処理を作動させるように条件づ
   けられたインタバルタイミング装置（ITR）を作
   動させる手段を有していることを特徴とする前記
   データ処理装置。 ２ 特許請求の範囲第１項記載のデータ処理装置
   において、各情報セグメント（DA）は、第１の
   リンクポインタ（LEFT LINK）と第２のリンク
   ポインタ（RIGHT LINK）とを有しており、前
   記第１のリンクポインタ（LEFT LINK）は、前
   記情報セグメントを前記第１リストのすぐ前の情
   報セグメントに接続し、一方前記第２のリンクポ
   インタ（RIGHT LINK）は、前記情報セグメン
   トを前記第１リストのすぐ後に続く情報セグメン
   トに接続している前記データ処理装置。 ３ 特許請求の範囲第１項又は第２項記載のデー
   タ処理装置において、各情報セグメント（DA）
   は、(i)情報セグメントのすぐ前にある前記情報セ
   グメントを備えている処理に対する待期間が完了
   する時期と、(ii)前記情報処理を備えている処理に
   対する待期間が完了する時期との差の形で期間を
   定めている増分値（INC）を有している前記デー
   タ処理装置。 ４ 特許請求の範囲第１項から第３項までのいず
   れかに記載のデータ処理装置において、各タイミ
   ング・チエーン・ヘツダ・セグメント（TIMING
   CHAIN HEADER Ｘ）は第１のチエーン・リン
   ク・ポインタ（IRLINK）と第２のチエーン・リ
   ンク・ポインタ（NLLINK）とを有しており、前
   記第１のチエーン・リンク・ポインタは、前記第
   １のリンク・リストの先頭にある情報セグメント
   （PROCESS DUMP STACK １）を指示し、一
   方前記第２のチエーン・リンク・ポインタは、前
   記第１のリンク・リストの終りにある前記情報セ
   グメント（PROCESS DUMP STACK ３）を指
   示している前記データ処理装置。 ５ 特許請求の範囲第４項記載のデータ処理装置
   において、各タイミング・チエーン・ヘツダ・セ
   グメント（TIMING CHAIN HEADER Ｘ）
   は、前記チエーン・ヘツダ・セグメント
   （TIMING CHAIN HEADER Ｘ）にリンクする
   第１リストの中の全ての情報セグメントの増分値
   の合計に関する加算値（NEGSUM）を有してい
   る前記データ処理装置。 ６ 特許請求の範囲第１項から第５項までのいず
   れかに記載のデータ処理装置において、前記デー
   タ処理装置は、前記タイミング・チエーン・サー
   チ処理に関連するタイミング・チエーン・ポイン
   タ・ブロツク（MASTER POINTER BLOCK）
   を有しており、前記ポインタ・ブロツクは前記第
   ２リストの中の第１のタイミング・チエーン・ヘ
   ツダ・セグメント（XTVHEAD）を指摘する第
   １のヘツダポインタ（ERWC／RWD）を有して
   いる前記データ処理装置。 ７ 特許請求の範囲第１項から第６項までのいず
   れかに記載のデータ処理装置において、前記処理
   装置は、 イ 各タイミング・チエーン・ヘツダー・セグメ
   ントの中のウエイク・アツプ値を読み取り、 ロ 前記ウエイク・アツプ値の読み取り値を前記
   タイミングチエーン・サーチ処理が実行してい
   る時間と比較し、 ハ 待期間が完了した処理と同じものを装置処理
   スケジユーラのランニングリストに転送し、 ニ 前記処理に割当てられているそれぞれの第１
   のリンクリストから前記情報セグメントを移動
   したり、前記それぞれの第１のリンクリストを
   再形成したりすることによつて前記第１のリン
   クリストを調整し、 ホ 前記タイミング・チエーン・サーチ処理が実
   行している時間を計算する 段階を有している前記タイミング・チエーン・サ
   ーチ処理を行なう前記データ処理装置。 ８ 特許請求の範囲第７項記載のデータ処理装置
   において、前記処理装置は、段階ニ）において、
   前記情報セグメントの第１および第２リンクポイ
   ンタを取り消し、前記タイミング・チエーン・ヘ
   ツダ・セグメントを指示する各調整された第１の
   リンクリストの次に続く情報セグメントの第２の
   リンクポインタを調整し、前記次に続く情報セグ
   メントを指示する各調整された第１のリンクリス
   トのタイミング・チエーンヘツダ・セグメントを
   調整する操作を有している前記データ処理装置。 ９ 特許請求の範囲第７項又は第８項のいずれか
   に記載のデータ処理装置において、前記処理装置
   は、段階ニ）において、前記の次に続く情報セグ
   メントの増分値に従つて前記それぞれの第１リン
   ク・リストの各タイミング・チエーン・ヘツダ・
   セグメントのウエイク・アツプ値を調整する操作
   を有している前記データ処理装置。 １０ 特許請求の範囲第１項から第９項までのい
   ずれかに記載のデータ処理装置において、前記情
   報セグメントは前記特定の処理に対するダンプス
   タツクである前記データ処理装置。 １１ 特許請求の範囲第７項から第１０項までの
   いずれかに記載のデータ処理装置において、各プ
   ロセツサユニツトは所定のリアルタイム値にセツ
   トされるようにされ、前記所定のリアルタイム値
   が発生した時、前記タイミング・チエーン・サー
   チ処理が前記プロセツサユニツト上で実行される
   ようにされたインタバル・タイミング装置を有し
   ている前記データ処理装置。 １２ 特許請求の範囲第７項記載のデータ処理装
   置において、前記処理装置は、段階ホ）におい
   て、前記プロセツサユニツトの前記インタバルタ
   イミング装置を前記タイミング・チエーン・サー
   チ処理が実行する前記時間に従う時間値で前記タ
   イミング・チエーン・サーチ処理を実行するよう
   に条件づける操作を有している前記データ処理装
   置。