JPS6236850A - 相補型ｍｉｓ半導体集積回路 - Google Patents
相補型ｍｉｓ半導体集積回路Info
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- JPS6236850A JPS6236850A JP60175797A JP17579785A JPS6236850A JP S6236850 A JPS6236850 A JP S6236850A JP 60175797 A JP60175797 A JP 60175797A JP 17579785 A JP17579785 A JP 17579785A JP S6236850 A JPS6236850 A JP S6236850A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型エム・アイ・ニス（Ｍｅｔａｌ Ｉｎ５
ｕ−。
ｕ−。
Ｉａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ以下ＭＩＳと
呼ぶ）半導体集積。
呼ぶ）半導体集積。
回路に係り、特に、高ラッチ・アップ耐性と高密。
度集積を可能とすることを図った相補型ＭＩＳ半。
導体集積回路に関するものである。
第８図にシールド・プレート電極で素子分離を。
行った場合の従来技術による構造を示す（特願昭。
６０−８７６３２号参照）。第８図において、１はｐ型
の半導体素子形成領域、２はｎ型の半導体素子形成領域
、３はゲート酸化膜、４はｐ型のシールド・プレート電
極、５はｎ型のシールド・プレート電極、６はｎチャネ
ルＭ ＯＳ Ｆ Ｅ Ｔ （Ｍｅｔａｌ ＯｘｉｄｅＳ
ｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）のゲート電極、７はｐ チャ
ネルＭＯ８ＦＥＴのゲート電極、８はｎ＋拡散層、９は
ｐ＋拡散層、１０はｐ十拡散層、１１はｎ＋拡散層、１
２はコンタクト・ホール、■、および■２ハ所定の電圧
である。ここで、ｎ型の半導体素子形成領域２とｎ型の
シールド・プレート電極５とｎ＋拡散層１１に着目する
。通常、半導体素子形成領域の電位を固定するために、
ｎ＋＋散層１１として示 。
の半導体素子形成領域、２はｎ型の半導体素子形成領域
、３はゲート酸化膜、４はｐ型のシールド・プレート電
極、５はｎ型のシールド・プレート電極、６はｎチャネ
ルＭ ＯＳ Ｆ Ｅ Ｔ （Ｍｅｔａｌ ＯｘｉｄｅＳ
ｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）のゲート電極、７はｐ チャ
ネルＭＯ８ＦＥＴのゲート電極、８はｎ＋拡散層、９は
ｐ＋拡散層、１０はｐ十拡散層、１１はｎ＋拡散層、１
２はコンタクト・ホール、■、および■２ハ所定の電圧
である。ここで、ｎ型の半導体素子形成領域２とｎ型の
シールド・プレート電極５とｎ＋拡散層１１に着目する
。通常、半導体素子形成領域の電位を固定するために、
ｎ＋＋散層１１として示 。
されるような、高不純物濃度の拡散層が設けられ、。
所定の電圧■１が印加される。このような拡散層 。
によって半導体素子形成領域の電位が固定される５こと
で、いわゆるラッチ・アップ耐性が向上する。５また、
この拡散層を、ｎ型半導体素子形成領域 。
で、いわゆるラッチ・アップ耐性が向上する。５また、
この拡散層を、ｎ型半導体素子形成領域 。
（ｎウェル）２の外周に設けることによって、い。
わゆるガード・バンドを構成でき、ラッチ・アップ耐性
を大幅に向上させることができる。
を大幅に向上させることができる。
しかし、このような拡散層を形成するために、Ｏ
第８図に示すように、コンタクト・ホール１２が必要で
あり、結果として、集積回路の高密度化がさまたげられ
るという問題点があった。
あり、結果として、集積回路の高密度化がさまたげられ
るという問題点があった。
本発明は、ラッチ・アップ耐性を向上させるためのガー
ド・バンドを有し、しかも、それによって従来のような
ガード・バンドのために占有面積が増加するという問題
点を解決したデバイス構造とすることのできる相補型Ｍ
ＩＳ半導体集積回路を提供しようとするものである。
ド・バンドを有し、しかも、それによって従来のような
ガード・バンドのために占有面積が増加するという問題
点を解決したデバイス構造とすることのできる相補型Ｍ
ＩＳ半導体集積回路を提供しようとするものである。
相補型ＭＩＳ半導体集積回路の素子分離として。
シールド・プレート電極を用いようとする場合、。
第１の導電型の半導体素子形成領域のシールド・。
本発明は、両シールド・プレート電極の間げきに対応す
る半導体基板上の一部もしくは全面に、第１の導電型を
有する高濃度拡散層が第１の導電型半導体素子形成領域
と接して形成され、この高濃度拡散層と、第１の導電型
半導体素子形成領域上のシールド・プレート電極とを電
気的に接続した構成とするものであり、従来の技術とは
異なり、ガード・バンドを形成するための特別な占有面
積を必要としないことから、高集積密度で、かつ、高ラ
ッチ・アップ耐性のデバイス構成とすることが可能とな
る。
る半導体基板上の一部もしくは全面に、第１の導電型を
有する高濃度拡散層が第１の導電型半導体素子形成領域
と接して形成され、この高濃度拡散層と、第１の導電型
半導体素子形成領域上のシールド・プレート電極とを電
気的に接続した構成とするものであり、従来の技術とは
異なり、ガード・バンドを形成するための特別な占有面
積を必要としないことから、高集積密度で、かつ、高ラ
ッチ・アップ耐性のデバイス構成とすることが可能とな
る。
・ ３ ・
第１図は本発明の第一の実施例を説明する図で。
あり、第８図と同符号は同一物を示す。１３および。
１４は、それぞれ、多結晶シリコンのシールド・プ。
レート電極である。ｖ３は所定の電圧で、一般に 。
■２と等しい電圧値にするが、異なった電圧値で。
もよい。なお、ｖｌとｖ２は異なった値の電圧であ。
す、例えばｖｌは電源電圧ＶＤＤとし、■２はｏｖと
。
。
する。第１図実施例の回路素子は、ｎ型の半導体素子形
成領域２の上の素子分離領域に形成され、かつ、所定電
圧■１が印加されたＭＩＳ構造のシールド・プレート電
極１３と、ｐ型の半導体素子形成領域１の上の素子分離
領域に形成され、かつ、所定電圧■２が印加されたＭＩ
Ｓ構造のシールド・プレート電極１４と、これらのシー
ルド・プレー基智、 ’１４間の半導体素子形成領域
を含むように形成され、少なくとも、その領域の一部が
、上記のｎ型半導体素子形成領域２と重なっているｎ＋
型の拡散層１１とから成り、かつ、このｎ＋型型数散層
１１上記シールド・プレート電極１３とが電気的に接続
されている。このような構造とすることにより、第８図
従・ ４ ・ 来構造と比較して明らかなようｌど、第１図構造で。
成領域２の上の素子分離領域に形成され、かつ、所定電
圧■１が印加されたＭＩＳ構造のシールド・プレート電
極１３と、ｐ型の半導体素子形成領域１の上の素子分離
領域に形成され、かつ、所定電圧■２が印加されたＭＩ
Ｓ構造のシールド・プレート電極１４と、これらのシー
ルド・プレー基智、 ’１４間の半導体素子形成領域
を含むように形成され、少なくとも、その領域の一部が
、上記のｎ型半導体素子形成領域２と重なっているｎ＋
型の拡散層１１とから成り、かつ、このｎ＋型型数散層
１１上記シールド・プレート電極１３とが電気的に接続
されている。このような構造とすることにより、第８図
従・ ４ ・ 来構造と比較して明らかなようｌど、第１図構造で。
は、第８図におけるｎ型の半導体素子形成領域２゜の上
のフンタクト・ホール１２を介してｎ＋＋散層１１゜を
形成する必要はない。すなわち、第１図実施例。
のフンタクト・ホール１２を介してｎ＋＋散層１１゜を
形成する必要はない。すなわち、第１図実施例。
では、シールド・プレート電極１３．１４間の半導体素
子形成領域にｎ＋＋散層１１を形成する構造であ 。
子形成領域にｎ＋＋散層１１を形成する構造であ 。
す、第８図従来例におけるコンタクト・ホール１２を。
形成するための面積が不要となり、従来技術に比べて、
高集積密度の相補型ＭＩＳ半導体集積回路を製造できる
。
高集積密度の相補型ＭＩＳ半導体集積回路を製造できる
。
例えば、最小パターン寸法１．５μｍ２層問合せ余裕１
．０μｍという設計ルールを仮定すると、第８図の従来
技術では、ｐ＋＋散層１０を省略したとしても、ｐ型の
半導体素子形成領域１内のｎ＋＋散層８と、ｎ型の半導
体素子形成領域２内のｐ＋＋散層９との最小可能間隔は
約９μｍであるが、第１図実施例構造によれば、上記間
隔は最小で約４．５μｍとなる。
．０μｍという設計ルールを仮定すると、第８図の従来
技術では、ｐ＋＋散層１０を省略したとしても、ｐ型の
半導体素子形成領域１内のｎ＋＋散層８と、ｎ型の半導
体素子形成領域２内のｐ＋＋散層９との最小可能間隔は
約９μｍであるが、第１図実施例構造によれば、上記間
隔は最小で約４．５μｍとなる。
第２図は本発明の第二の実施例を示し、ｔａ）は平面図
、（ｂ）はそのＡ−Ａ／断面図である。第２図は、２層
の多結晶シリコンを用いた場合の本発明の適用例であり
、１５は多結晶シリコンの配線部、１６は。
、（ｂ）はそのＡ−Ａ／断面図である。第２図は、２層
の多結晶シリコンを用いた場合の本発明の適用例であり
、１５は多結晶シリコンの配線部、１６は。
絶縁層間膜である。１層目の多結晶シリコンでシ。
−ルド・プレート電極１３と１４が形成され、２層目。
の多結晶シリコンで能動ＭＯ３ＦＥＴのゲート電極。
および配線部が形成される。第２図では、ｎ＋拡 、散
ＪＦｉ］−］の形成が、ＤチャネルＭＯ３ＦＥＴのソー
ス。
ＪＦｉ］−］の形成が、ＤチャネルＭＯ３ＦＥＴのソー
ス。
・ドレイン用ｎ＋拡散層の形成のためのヒ素あるい。
はリン・イオンのイオン注入技術で同時に行って。
得られる構造を示している。この場合には、第２゜図（
ｂ）に示すように、シールド・プレート電極Ｊ３と、。
ｂ）に示すように、シールド・プレート電極Ｊ３と、。
１４の間げきと、２層目の多結晶シリコン層１５とが交
差する領域１７の下の半導体素子形成領域内にはｎ＋拡
散層１１が形成されない。しかし、上記間げきて多結晶
シリコン層１５で覆われていない部分にはｎ＋拡散層１
１が形成されるため、ラッチ・アップ 、：ｉ耐性は依
然として高くすることが可能である。
差する領域１７の下の半導体素子形成領域内にはｎ＋拡
散層１１が形成されない。しかし、上記間げきて多結晶
シリコン層１５で覆われていない部分にはｎ＋拡散層１
１が形成されるため、ラッチ・アップ 、：ｉ耐性は依
然として高くすることが可能である。
第３図は本発明の第三の実施例であり、（ａ）は平面図
、（ｂ）はそのＡ−Ａ’断面図である。第３図では、２
層の多結晶シリコンを用いていることは第２図と同一で
あるが、２層目の多結晶シリコン層１５の下の前記した
間げきの半導体素子形成領域内にも、。
、（ｂ）はそのＡ−Ａ’断面図である。第３図では、２
層の多結晶シリコンを用いていることは第２図と同一で
あるが、２層目の多結晶シリコン層１５の下の前記した
間げきの半導体素子形成領域内にも、。
第３図（ｂ）に示すように、ｎ＋拡散層１１が形成され
。
。
ている。この場合には、シールド・プレート電極。
１３．１．４を形成した後、ヒ素あるいはリン・イオン
。
。
のイオン注入技術によりｎ＋拡散層１１を形成し、その
後、２層目の多結晶シリコンで能動ＭＯ３ＦＥＴ。
後、２層目の多結晶シリコンで能動ＭＯ３ＦＥＴ。
のゲート電極と配線部１５を形成して、ソース・ド。
レイン用ｎ＋拡散層を形成する。このように、第３図で
は、ｎ４−拡散層１１と能動ｎチャネルＭＯ８ＦＥＴの
ソース・ドレイン用ｎ＋拡散層の形成は分離して行われ
、製造プロセスの工程数は増加するが、上記間げきの半
導体素子形成領域の全面にｎ＋拡散層１１を形成するこ
とができる。
は、ｎ４−拡散層１１と能動ｎチャネルＭＯ８ＦＥＴの
ソース・ドレイン用ｎ＋拡散層の形成は分離して行われ
、製造プロセスの工程数は増加するが、上記間げきの半
導体素子形成領域の全面にｎ＋拡散層１１を形成するこ
とができる。
第４図は本発明の第四の実施例であり、（ａ）は平面図
、（ｂ）はそのＡ−Ａ’断面図である。］８はアルミニ
ウム等の導電性材料である。第４図では、上記間げき部
にコンタクト・ホールを形成し、ｎ＋拡散層１１上のゲ
ート酸化膜３の一部を除去し、かつ、シールド・プレー
ト電極」３上の絶縁層間膜１６の一部を除去し、アルミ
ニウム等の導電性材料１８によつ・ ７ ・ て、ｎ＋拡散層１４とシールド・プレート電極１３と
。
、（ｂ）はそのＡ−Ａ’断面図である。］８はアルミニ
ウム等の導電性材料である。第４図では、上記間げき部
にコンタクト・ホールを形成し、ｎ＋拡散層１１上のゲ
ート酸化膜３の一部を除去し、かつ、シールド・プレー
ト電極」３上の絶縁層間膜１６の一部を除去し、アルミ
ニウム等の導電性材料１８によつ・ ７ ・ て、ｎ＋拡散層１４とシールド・プレート電極１３と
。
を電気的に接続している。さらに第４図では、（ａ）。
図に示すように、導電性材料１８による、ｎ＋拡散 。
層１１とシールド・プレート電極１３との電気的接続。
を、上記間げきに沿って全領域にわたって行って。
いる。
第５図は本発明の第五の実施例であり、（ａ）は平。
面図、（ｂ）はそのＡ−Ａ’断面図である。第５図では
、第４図と異なり、ｎ＋拡散層１１とシールド・プレー
ト電極１３との電気的接続を、上記間げきの一部で行っ
ている。このように、上記間げきの一部のみに導電性材
料］８を用いることによって、この導電性材料１８を、
−り記聞げきを横切って上記以外の目的とする配線材料
として用いることが可能となり、集積回路のパターン・
レイアウトの自由度の増加と、集積密度の向上が可能と
なる。
、第４図と異なり、ｎ＋拡散層１１とシールド・プレー
ト電極１３との電気的接続を、上記間げきの一部で行っ
ている。このように、上記間げきの一部のみに導電性材
料］８を用いることによって、この導電性材料１８を、
−り記聞げきを横切って上記以外の目的とする配線材料
として用いることが可能となり、集積回路のパターン・
レイアウトの自由度の増加と、集積密度の向上が可能と
なる。
第６図は本発明の第六の実施例であり、（ａ）は平面図
、ｆｂ）はそのＡ−Ａ／断面図である。第６図では、シ
ールド・プレート電極１３の一部に凹み１９を設け、こ
の凹み内の半導体素子形成領域にもｎ＋拡散層１１・
８ ・ を形成し、この凹み内のｎ＋拡散層」１を利用して、。
、ｆｂ）はそのＡ−Ａ／断面図である。第６図では、シ
ールド・プレート電極１３の一部に凹み１９を設け、こ
の凹み内の半導体素子形成領域にもｎ＋拡散層１１・
８ ・ を形成し、この凹み内のｎ＋拡散層」１を利用して、。
導電性材料１８によって、ｎ＋拡散層１１とシールド・
。
。
プレート電極１３とを電気的に接続している。この。
ような凹みを設けていない第４図および第５図の。
場合は、導電性材料１８によってｎ＋拡散層１１とシー
。
。
ルド・プレート電極１３とを電気的に接続するため。
には、上記間げきにコンタクト・ホールを形成す。
る必要があり、この場合は、最小パターン寸法１５μｍ
２層問合せ余裕１．０μｍの設計ルールを仮定。
２層問合せ余裕１．０μｍの設計ルールを仮定。
すると、前記した、ｐ型の半導体素子形成領域内１゜の
ｎ＋拡散層と、ｎ型の半導体素子形成領域内のｐ″−拡
散層との最小可能間隔は６．５μｍである。これに対し
て、第６図構造によれば、上記間げきを最小パターン寸
法の１．５μｍとすることができることから、上記のｎ
″゛拡散層とｐ＋拡散層との最小可能間隔は４．５μｍ
となり、より集積密度の向上が可能となる。
ｎ＋拡散層と、ｎ型の半導体素子形成領域内のｐ″−拡
散層との最小可能間隔は６．５μｍである。これに対し
て、第６図構造によれば、上記間げきを最小パターン寸
法の１．５μｍとすることができることから、上記のｎ
″゛拡散層とｐ＋拡散層との最小可能間隔は４．５μｍ
となり、より集積密度の向上が可能となる。
第７図は、第６図に示した実施例構造を、６トランジス
タ型のスタティック・ランダム・アクセス・メモ’）（
ＳＲＡＭ）セルに応用した場合の平面図である。２ｏは
コンタクト・ホールである。ＶＤＤ 。
タ型のスタティック・ランダム・アクセス・メモ’）（
ＳＲＡＭ）セルに応用した場合の平面図である。２ｏは
コンタクト・ホールである。ＶＤＤ 。
は電源電圧線、ＶｓｓはＯｖ線、φＷはワード線、φＢ
。
。
およびφＢはビット線でありアルミニウム等の導 。
電性材料で構成される。第６図実施例構造のもの。
がセル間に配置されている。
以上の実施例では、いずれも、ｎウェル型の相補型ＭＩ
Ｓ半導体集積回路に本発明を適用した場。
Ｓ半導体集積回路に本発明を適用した場。
合について説明したが、ｐウェル型の同回路にも用い得
ることはいうまでもない。さらに、本発明は、高不純物
濃度基板上に成長させたエビ層を半導体素子形成領域と
して、ｎウェルあるいはｐウェルを形成した場合にも適
用可能である。
ることはいうまでもない。さらに、本発明は、高不純物
濃度基板上に成長させたエビ層を半導体素子形成領域と
して、ｎウェルあるいはｐウェルを形成した場合にも適
用可能である。
以上説明したように、本発明によれば、ラッチ・アップ
耐性を向上させるためのガード・バンドの形成領域を、
異なる電圧が印加されたシールド・プレート電極間に必
然的に形成される間げきに設け、一方のシールド・プレ
ート電極とガード・バンドとを電気的に接続させる構成
であることから、ガード・バンド形成のための占有面積
を、従来校術に比べて極めて小さくすることができ、高
ラッチ・アップ耐性を有し、しかも、高集積密度とする
ことのできる相補型ＭＩＳ半導体集積回路を提供するこ
とができる。
耐性を向上させるためのガード・バンドの形成領域を、
異なる電圧が印加されたシールド・プレート電極間に必
然的に形成される間げきに設け、一方のシールド・プレ
ート電極とガード・バンドとを電気的に接続させる構成
であることから、ガード・バンド形成のための占有面積
を、従来校術に比べて極めて小さくすることができ、高
ラッチ・アップ耐性を有し、しかも、高集積密度とする
ことのできる相補型ＭＩＳ半導体集積回路を提供するこ
とができる。
第１図〜第６図はそれぞれ本発明の実施例を示しくａ）
は平面図、（ｂ）はそのＡ−Ａ’断面図、第７図は第６
図構造を６トランジスタ型のスタティックＲＡＭセルに
適用した場合の平面図、第８図は従来技術説明用の断面
図である。 く符号の説明〉 １・・・ｐ型の半導体素子形成領域 ２・・・ｎ型の半導体素子形成領域 ３・・・ゲート酸化膜 ４・・・ｐ型のシールド・プレート電極５・・・ｎ型の
シールド・プレート電極６．７・・・ゲート電極 ８．１１・・・ｎ＋拡散層 ９．１０・・ｐ＋拡散層 １．２．２０・・・コンタクト・ホール・ １１ ・ １３．１４・・・シールド・プレート電極１５・・・多
結晶シリコンの配線部 １６・・・絶縁層間膜 １７・・・交差領域 １８・・・導電性材料 １９・・・凹み 特許出願人 日本電信電話株式会社 。 代理人弁理士 中 村 純 之 助 、。 ・１２ ・ 第１図 第２図 第３図 （ａ） 第４図 （ａ） ゛パパ′−゛゛旧・・導電性材料 （ｂ） 第５図 （ａ） 第６図 １９・・・凹み （ｂ） 第７図 ２０・・コンタクト・ホール ＶＤＤ・・電源電圧線 Ｖｓｓ・・０■線 ＣＰｗ ・・ワード線 Ｃｐｓ７ｅ・ゼ、ト線 手続補正書（帥） 昭和６０年１２月 ３日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和６０年特許願第１．７５７９
７号２、発明の名称 相補型ＭＩＳ半導体集積回路
３、補正をする者 事件との関係 特許出願人 名 称 （４，２２）日本電信電話 株式会社４、
代理人 住 所 （Ｔ １００）東京都千代田区丸の内−丁目
５番１号５、補正の対象 明細書の特許請求の範囲
の欄別 紙 特許請求の範囲 相補型ＭＩＳ半導体集積回路において、第１の導電型の
半導体素子形成領域上の素子分離領域に形成され第１の
所定電圧が印加されるＭＩＳ構造の第１のシールド・プ
レート電極と、第２の導電型の半導体素子形成領域上の
素子分離領域に形成され第２の所定電圧が印加されるＭ
ＩＳ構造の第２のシールド・プレート電極と、上記第１
と第２のシールド・プレート電極■那げきに対応する半
導一体用１基炙づｉもしくは全−Ｉ含むように形成され
、かつ、少なくともその領域の一部が上記第１−の半導
体素子形成領域と重なついる第１の導電型の高不純物濃
度の拡散層とを有し、かつ、」二記第１のシールド・プ
レート電極と」二記拡散層とが電気的に接続されている
ことを特徴とする相補型ＭＩＳ半導体集積回路。
は平面図、（ｂ）はそのＡ−Ａ’断面図、第７図は第６
図構造を６トランジスタ型のスタティックＲＡＭセルに
適用した場合の平面図、第８図は従来技術説明用の断面
図である。 く符号の説明〉 １・・・ｐ型の半導体素子形成領域 ２・・・ｎ型の半導体素子形成領域 ３・・・ゲート酸化膜 ４・・・ｐ型のシールド・プレート電極５・・・ｎ型の
シールド・プレート電極６．７・・・ゲート電極 ８．１１・・・ｎ＋拡散層 ９．１０・・ｐ＋拡散層 １．２．２０・・・コンタクト・ホール・ １１ ・ １３．１４・・・シールド・プレート電極１５・・・多
結晶シリコンの配線部 １６・・・絶縁層間膜 １７・・・交差領域 １８・・・導電性材料 １９・・・凹み 特許出願人 日本電信電話株式会社 。 代理人弁理士 中 村 純 之 助 、。 ・１２ ・ 第１図 第２図 第３図 （ａ） 第４図 （ａ） ゛パパ′−゛゛旧・・導電性材料 （ｂ） 第５図 （ａ） 第６図 １９・・・凹み （ｂ） 第７図 ２０・・コンタクト・ホール ＶＤＤ・・電源電圧線 Ｖｓｓ・・０■線 ＣＰｗ ・・ワード線 Ｃｐｓ７ｅ・ゼ、ト線 手続補正書（帥） 昭和６０年１２月 ３日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和６０年特許願第１．７５７９
７号２、発明の名称 相補型ＭＩＳ半導体集積回路
３、補正をする者 事件との関係 特許出願人 名 称 （４，２２）日本電信電話 株式会社４、
代理人 住 所 （Ｔ １００）東京都千代田区丸の内−丁目
５番１号５、補正の対象 明細書の特許請求の範囲
の欄別 紙 特許請求の範囲 相補型ＭＩＳ半導体集積回路において、第１の導電型の
半導体素子形成領域上の素子分離領域に形成され第１の
所定電圧が印加されるＭＩＳ構造の第１のシールド・プ
レート電極と、第２の導電型の半導体素子形成領域上の
素子分離領域に形成され第２の所定電圧が印加されるＭ
ＩＳ構造の第２のシールド・プレート電極と、上記第１
と第２のシールド・プレート電極■那げきに対応する半
導一体用１基炙づｉもしくは全−Ｉ含むように形成され
、かつ、少なくともその領域の一部が上記第１−の半導
体素子形成領域と重なついる第１の導電型の高不純物濃
度の拡散層とを有し、かつ、」二記第１のシールド・プ
レート電極と」二記拡散層とが電気的に接続されている
ことを特徴とする相補型ＭＩＳ半導体集積回路。
Claims (1)
- 相補型ＭＩＳ半導体集積回路において、第１の導電型の
半導体素子形成領域上の素子分離領域に形成され第１の
所定電圧が印加されるＭＩＳ構造の第１のシールド・プ
レート電極と、第２の導電型の半導体素子形成領域上の
素子分離領域に形成され第２の所定電圧が印加されるＭ
ＩＳ構造の第２のシールド・プレート電極と、上記第１
と第２のシールド・プレート電極間の半導体素子形成領
域を含むように形成され、かつ、少なくともその領域の
一部が上記第１の半導体素子形成領域と重なっている第
１の導電型の高不純物濃度の拡散層とを有し、かつ、上
記第１のシールド・プレート電極と上記拡散層とが電気
的に接続されていることを特徴とする相補型ＭＩＳ半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175797A JPS6236850A (ja) | 1985-08-12 | 1985-08-12 | 相補型ｍｉｓ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175797A JPS6236850A (ja) | 1985-08-12 | 1985-08-12 | 相補型ｍｉｓ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236850A true JPS6236850A (ja) | 1987-02-17 |
Family
ID=16002418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60175797A Pending JPS6236850A (ja) | 1985-08-12 | 1985-08-12 | 相補型ｍｉｓ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009231585A (ja) * | 2008-03-24 | 2009-10-08 | Seiko Epson Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5122381A (en) * | 1974-08-19 | 1976-02-23 | Nippon Denso Co | Sohogata mos shusekikairo |
| JPS6142860B2 (ja) * | 1979-10-03 | 1986-09-24 | Hitachi Seisakusho Kk |
-
1985
- 1985-08-12 JP JP60175797A patent/JPS6236850A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5122381A (en) * | 1974-08-19 | 1976-02-23 | Nippon Denso Co | Sohogata mos shusekikairo |
| JPS6142860B2 (ja) * | 1979-10-03 | 1986-09-24 | Hitachi Seisakusho Kk |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009231585A (ja) * | 2008-03-24 | 2009-10-08 | Seiko Epson Corp | 半導体装置及びその製造方法 |
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