JPS6236912A - 非巡回形デイジタルフイルタ - Google Patents
非巡回形デイジタルフイルタInfo
- Publication number
- JPS6236912A JPS6236912A JP17583185A JP17583185A JPS6236912A JP S6236912 A JPS6236912 A JP S6236912A JP 17583185 A JP17583185 A JP 17583185A JP 17583185 A JP17583185 A JP 17583185A JP S6236912 A JPS6236912 A JP S6236912A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- partial sum
- multiplication
- filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は非巡回形ディジタルフィルタ、更に詳しく言え
ば標本化された入力信号に複数の係数を乗算１ノ乗算結
果を累算する非巡回形フィルタに関する。
ば標本化された入力信号に複数の係数を乗算１ノ乗算結
果を累算する非巡回形フィルタに関する。
非巡回形フィルタは係数の大きさを対称にすることによ
り位相特性を直線にできる利点を有している。従って、
ビデオ信号処理用フィルタやデータ伝送用フィルタ等位
相の直線線性が重要な分野でよく用いられている。
り位相特性を直線にできる利点を有している。従って、
ビデオ信号処理用フィルタやデータ伝送用フィルタ等位
相の直線線性が重要な分野でよく用いられている。
非巡回形フィルタの構成にはいわゆる直接形。
転置形の構成が知られている。また、対称な係数値を有
する非巡回形フィルタの場合には同一係数のタップから
の出力を加算したり（特開昭４７−１２（１６１、特公
昭５５−２８４４６号公報）、前装遅延線を設けたり（
特公昭６０−１６１３１号公報）して乗算回路の数を半
減させることができる。
する非巡回形フィルタの場合には同一係数のタップから
の出力を加算したり（特開昭４７−１２（１６１、特公
昭５５−２８４４６号公報）、前装遅延線を設けたり（
特公昭６０−１６１３１号公報）して乗算回路の数を半
減させることができる。
非巡回形フィルタの演算は。
Ｙ、＝ Σ ｈ ｉ−Ｘ、−ｔ ・
・・（１）Ｙ、：時刻ｔ＝ｎＴにおけるフィルタ出力Ｘ
ｋ：時刻ｔ＝ｋＴにおけるフィルタ人力り、：フィルタ
の第１番目の重み係数 Ｎ ：タップの大きさを表すパラメータと表される。式
（１）を７タツプ（Ｎ＝３）の場合について構成したの
が第２図（ａ）である。同図において、２〜７は入力信
号ｘｋを標本化周期Ｔだけ遅延させる遅延回路、８〜１
４は遅延回路２〜７の出力である時間Ｔ毎に遅延した入
力信号Ｘ、に重み係数り、、３． ｈ−２，ｈ−、、ｈ
ｏ、 ｈ、、 ｈ２およびｈ３ を乗算する乗算回路、
１５は乗算回路８〜１４の出力を加算する加算回路群で
あり、１６はフィルタ出力Ｙ１の出力端子である。第２
図（ｂ）は同じフィルタをいわゆる転置形構成で示した
もので、乗算結果を第２図（ａ）とは逆方向に加算回路
（２４〜２９）と遅延回路（１７〜２３）により累算し
遅延させることにより、同図（、）の遅延回路２〜７と
加算回路群１５で必要なレジスタ（遅延回路と同じ）を
共用させ、回路の動作速度の制約と回路規模の増大を防
いでいる。
・・（１）Ｙ、：時刻ｔ＝ｎＴにおけるフィルタ出力Ｘ
ｋ：時刻ｔ＝ｋＴにおけるフィルタ人力り、：フィルタ
の第１番目の重み係数 Ｎ ：タップの大きさを表すパラメータと表される。式
（１）を７タツプ（Ｎ＝３）の場合について構成したの
が第２図（ａ）である。同図において、２〜７は入力信
号ｘｋを標本化周期Ｔだけ遅延させる遅延回路、８〜１
４は遅延回路２〜７の出力である時間Ｔ毎に遅延した入
力信号Ｘ、に重み係数り、、３． ｈ−２，ｈ−、、ｈ
ｏ、 ｈ、、 ｈ２およびｈ３ を乗算する乗算回路、
１５は乗算回路８〜１４の出力を加算する加算回路群で
あり、１６はフィルタ出力Ｙ１の出力端子である。第２
図（ｂ）は同じフィルタをいわゆる転置形構成で示した
もので、乗算結果を第２図（ａ）とは逆方向に加算回路
（２４〜２９）と遅延回路（１７〜２３）により累算し
遅延させることにより、同図（、）の遅延回路２〜７と
加算回路群１５で必要なレジスタ（遅延回路と同じ）を
共用させ、回路の動作速度の制約と回路規模の増大を防
いでいる。
位相特性が直線となるフィルタでは係数は左右対称とな
り、式（１）は Ｙ −＝ｈ ａ−Ｘ、十Σｈ −” （ｘ、−、＋ Ｘ
−＋ｔ） ・・・（２）ｈ−、＝ｈ、（ｉ＝１〜Ｎ） と表される。第３図（ａ）は式（２）を直接表わした構
成（直接形）を示し、同図（ｂ）は転置形で構成した例
を示す。同図（ａ）において、加算回路３０，３１．３
２の演算時間が標本化周期Ｔに較べ無視できる場合演算
結果出力を時間整定するレジスタ（遅延回路）３３，３
４．３５は省略でき、係数ｈ０を乗算する乗算回路３９
へは遅延回路４の出力が入力される。同図（ｂ）の構成
においても同様である。
り、式（１）は Ｙ −＝ｈ ａ−Ｘ、十Σｈ −” （ｘ、−、＋ Ｘ
−＋ｔ） ・・・（２）ｈ−、＝ｈ、（ｉ＝１〜Ｎ） と表される。第３図（ａ）は式（２）を直接表わした構
成（直接形）を示し、同図（ｂ）は転置形で構成した例
を示す。同図（ａ）において、加算回路３０，３１．３
２の演算時間が標本化周期Ｔに較べ無視できる場合演算
結果出力を時間整定するレジスタ（遅延回路）３３，３
４．３５は省略でき、係数ｈ０を乗算する乗算回路３９
へは遅延回路４の出力が入力される。同図（ｂ）の構成
においても同様である。
この第３図の構成では、あらかじめ同一係数となる入力
信号同志を加算した後、係数を乗算しているため、乗算
回路の数がほぼ半分になるという長所がある。しかしな
がら、乗算回路への入力信号が２ケの入力信号ｘｋの和
となるため、ビット数が１ビット増え、乗算回路の回路
規模が増えるという問題がある。特に乗算回路を読出専
用メモす（ＲＯＭ）に書かれた変換テーブルで実現する
場合、所要メモリの容量は第２図の場合の２倍だけ必要
となり、フィルタ全体のメモリ量すなわち回路規模は変
らないという問題がある。
信号同志を加算した後、係数を乗算しているため、乗算
回路の数がほぼ半分になるという長所がある。しかしな
がら、乗算回路への入力信号が２ケの入力信号ｘｋの和
となるため、ビット数が１ビット増え、乗算回路の回路
規模が増えるという問題がある。特に乗算回路を読出専
用メモす（ＲＯＭ）に書かれた変換テーブルで実現する
場合、所要メモリの容量は第２図の場合の２倍だけ必要
となり、フィルタ全体のメモリ量すなわち回路規模は変
らないという問題がある。
本発明の目的は回路規模のより小さな非巡回形フィルタ
を提供することにある。
を提供することにある。
さらに、係数を乗算する乗算回路を変換テーブルで実現
した場合の所要メモリ量を半減する非巡回形フィルタを
提供することを目的とする。
した場合の所要メモリ量を半減する非巡回形フィルタを
提供することを目的とする。
さらには半導体集積回路で容易に実現しうる非巡回形フ
ィルタを提供することを他の目的とする。
ィルタを提供することを他の目的とする。
本発明は、上記目的を達成するため、入力信号に各タッ
プ係数に対応する係数値を乗算し、乗算結果をタップの
逆順に累算するいわゆる転置形構成のディジタルフィル
タにおいて、係数値が等しいタップについては、乗算回
路を共用してその乗算結果を複数のタップの係数段に利
用することを特徴とする。これにより回路規模の少ない
非巡回形フィルタを得ることができる。特に対称係数形
の場合には従来知られている回路構成に較べ単位の乗算
回路の規模が小さく、又必要な遅延回路も少なくなる。
プ係数に対応する係数値を乗算し、乗算結果をタップの
逆順に累算するいわゆる転置形構成のディジタルフィル
タにおいて、係数値が等しいタップについては、乗算回
路を共用してその乗算結果を複数のタップの係数段に利
用することを特徴とする。これにより回路規模の少ない
非巡回形フィルタを得ることができる。特に対称係数形
の場合には従来知られている回路構成に較べ単位の乗算
回路の規模が小さく、又必要な遅延回路も少なくなる。
以下、本発明の一実施例を第１図により説明する。第２
図（ｂ）に示した転置形構成では、入力信号に直接各タ
ップ係数値が乗算される。係数値が等しいタップについ
ては乗算回路を共通に利用できる。第１図（、）は対称
係数の転置形構成フィルタの基本回路の構成を示す。同
図において、入力端子６１には入力信号ｘｋが入力され
、乗算回路６２で係数値り、が乗算される。乗算回路６
１ （７） 出カバ、加算口％６４，６Ｂ、Ｎ延Ｖｉ１
８１１１１６５．６９からなる第１．第２の部分和回路
に夫夫人力される。第１の部分和回路では入力端子６３
に入力された前段の第１の部分和回路の出力と乗算回路
６２の出力とを加算し、遅延回路６５により１標本化周
期Ｔだけ遅延させて、出力端子６６に新たな部分和出力
を出力し次段の第１の部分相回路への入力信号とする。
図（ｂ）に示した転置形構成では、入力信号に直接各タ
ップ係数値が乗算される。係数値が等しいタップについ
ては乗算回路を共通に利用できる。第１図（、）は対称
係数の転置形構成フィルタの基本回路の構成を示す。同
図において、入力端子６１には入力信号ｘｋが入力され
、乗算回路６２で係数値り、が乗算される。乗算回路６
１ （７） 出カバ、加算口％６４，６Ｂ、Ｎ延Ｖｉ１
８１１１１６５．６９からなる第１．第２の部分和回路
に夫夫人力される。第１の部分和回路では入力端子６３
に入力された前段の第１の部分和回路の出力と乗算回路
６２の出力とを加算し、遅延回路６５により１標本化周
期Ｔだけ遅延させて、出力端子６６に新たな部分和出力
を出力し次段の第１の部分相回路への入力信号とする。
第２の部分和回路は入力端子６７に入力された次段の第
２の部分和回路の出力と乗算口＠＠６２の出力とを加算
し、遅延回路６９で遅延させて、出力端子７０に新たな
部分和出力を出力し、前段の第２の部分和回路への入力
信号とする。
２の部分和回路の出力と乗算口＠＠６２の出力とを加算
し、遅延回路６９で遅延させて、出力端子７０に新たな
部分和出力を出力し、前段の第２の部分和回路への入力
信号とする。
第１図（ｂ）は７タツプの対称形フィルタを同図（ａ）
の基本回路３ケを縦続接続して転置形を構成した実施例
である。左端の基本回路１では第１の部分和回路には前
段の第１の部分和出力として信号“Ｏ”が入力され、加
算回路７５．遅延回路８２により第ｉ段の第１の部分和
出力が得られ、以降筒ｉｉ段、第ｉｉｉ段と順次乗算結
果が累算される。
の基本回路３ケを縦続接続して転置形を構成した実施例
である。左端の基本回路１では第１の部分和回路には前
段の第１の部分和出力として信号“Ｏ”が入力され、加
算回路７５．遅延回路８２により第ｉ段の第１の部分和
出力が得られ、以降筒ｉｉ段、第ｉｉｉ段と順次乗算結
果が累算される。
第毘段の第１の部分和出力は係数値ｈ０の乗算結果が加
算回路７８で加算され、遅延回路８５で周期Ｔだけ遅延
されて第■段の第２の部分和回路への入力信号となって
いる。第ｉ段の第２の部分和回路の出力には全フィルタ
係数の累算結果が得られており、フィルタの出力信号Ｙ
１として出力端子１６に出力される。
算回路７８で加算され、遅延回路８５で周期Ｔだけ遅延
されて第■段の第２の部分和回路への入力信号となって
いる。第ｉ段の第２の部分和回路の出力には全フィルタ
係数の累算結果が得られており、フィルタの出力信号Ｙ
１として出力端子１６に出力される。
第１図（ｃ）はタップ数が偶数個から成りかつ対称係数
の非巡回形フィルタの本発明による構成例（８タツプの
場合）である。この場合、同図（ａ）の基本回路４ケ（
ｘ ＋ ｈｅ １１１． ｉｖ）の縦続接続で実現でき
る。
の非巡回形フィルタの本発明による構成例（８タツプの
場合）である。この場合、同図（ａ）の基本回路４ケ（
ｘ ＋ ｈｅ １１１． ｉｖ）の縦続接続で実現でき
る。
なお、第１図（ｂ）、（Ｑ）の実施例において、左端の
基本回路ｉの第１の部分和回路のうち加算回路７５は省
略可能であり、乗算回路７５の出力を直接遅延回路８２
に入力してよい。
基本回路ｉの第１の部分和回路のうち加算回路７５は省
略可能であり、乗算回路７５の出力を直接遅延回路８２
に入力してよい。
第１図（ｂ）の回路を第３図（ａ）あるいは（ｂ）の従
来回路と較べると、遅延回路の数が約半分に減少してお
り、かつ係数値ｈ□〜ｈ３についてはその入力信号のビ
ット数が１ビツト少なく乗算回路７１，７２．７３は３
８．８７．３６に較べ少ない論理回路規模で実現できる
。乗算回路を変換テーブルで実現した場合、テーブルの
ワード数は乗算回路の入力信号のビット数に対応してお
り、１ビツト分すなわち半分のワード数で実現できるこ
ととなり、変換テーブルの総メモリ量を約半減できる。
来回路と較べると、遅延回路の数が約半分に減少してお
り、かつ係数値ｈ□〜ｈ３についてはその入力信号のビ
ット数が１ビツト少なく乗算回路７１，７２．７３は３
８．８７．３６に較べ少ない論理回路規模で実現できる
。乗算回路を変換テーブルで実現した場合、テーブルの
ワード数は乗算回路の入力信号のビット数に対応してお
り、１ビツト分すなわち半分のワード数で実現できるこ
ととなり、変換テーブルの総メモリ量を約半減できる。
なお、本発明は対称係数の場合に適用できる他係数値の
等しいタップにはすべて適用でき、その乗算回路規模の
削減を図ることができる。
等しいタップにはすべて適用でき、その乗算回路規模の
削減を図ることができる。
具体的な回路規模について試算する。入力信号を８ビツ
ト、タップ数を１５とする対数形フィルタの場合、内部
演算精度を８ビツトとすると乗算回路は８ケ必要でその
変換テーブルのメモリ量は２５６語×８ビットｘ ８
＝ １６３８４ ビットであり、他に８ビツトの２人力
加算回路が１５ケ、８ビツトのレジスタが１５ケ必要で
ある。８ビツト加算回路、レジスタの論理素子数は規約
１００ゲート。
ト、タップ数を１５とする対数形フィルタの場合、内部
演算精度を８ビツトとすると乗算回路は８ケ必要でその
変換テーブルのメモリ量は２５６語×８ビットｘ ８
＝ １６３８４ ビットであり、他に８ビツトの２人力
加算回路が１５ケ、８ビツトのレジスタが１５ケ必要で
ある。８ビツト加算回路、レジスタの論理素子数は規約
１００ゲート。
５０ゲートであり、全体で２２５０ゲートとなる。この
回路規模は現在の集積回路技術では容易に１ケのＬＳＩ
に実現できるものである。とくに変換テーブルを続出専
用メモリ（ＰＲＯＮ）で構成すれば、チップ面積を少な
く低価格の１チツプのフィルタが実現できる。一方、変
換テーブルをユーザ側で書き込むことのできるプログラ
マブルな読出専用メモリ（いわゆるＦＲＯＭ）で構成す
れば、ユーザは必要に応じて所望の特性の非巡回形フィ
ルタを得ることができる。
回路規模は現在の集積回路技術では容易に１ケのＬＳＩ
に実現できるものである。とくに変換テーブルを続出専
用メモリ（ＰＲＯＮ）で構成すれば、チップ面積を少な
く低価格の１チツプのフィルタが実現できる。一方、変
換テーブルをユーザ側で書き込むことのできるプログラ
マブルな読出専用メモリ（いわゆるＦＲＯＭ）で構成す
れば、ユーザは必要に応じて所望の特性の非巡回形フィ
ルタを得ることができる。
本発明によれば、同一タップ係数を有する非巡回形フィ
ルタにおいて、乗算回路の規模を増大させることなく乗
算回路の数を減らすことができ、また対称係数のフィル
タにおける所要遅延回路の数を従来公知の構成より約半
減できるので、非巡回形フィルタのｍＩＩ化、経済化に
大きな効果を発揮できる。
ルタにおいて、乗算回路の規模を増大させることなく乗
算回路の数を減らすことができ、また対称係数のフィル
タにおける所要遅延回路の数を従来公知の構成より約半
減できるので、非巡回形フィルタのｍＩＩ化、経済化に
大きな効果を発揮できる。
また乗算回路を変換テーブルで実現することにより、容
易に１チツプの集積回路として非巡回形フィルタが実現
でき、装置の小形化、経済化に大きな効果がある。
易に１チツプの集積回路として非巡回形フィルタが実現
でき、装置の小形化、経済化に大きな効果がある。
第１図は本発明の実施例の構成図、第２図、第３図は従
来の非巡回形フィルタの構成図を示す。 １．１．６，６１．．６３，６６．６７．７０・・・入
（出）力端子、２〜７，１７〜２３，３３，３４゜３５
．４．２，４３，４５，５２，５３，５４゜５８．５９
，６０，６５，６９，８２〜８８・・・遅延回路（ある
いはレジスタ）、１５・・・加算回路群、２４〜２９．
３０〜３２，４１．．４−２．４４゜４９〜５１．５５
〜５７，６４．６８．７５〜８１・・・加算回路。
来の非巡回形フィルタの構成図を示す。 １．１．６，６１．．６３，６６．６７．７０・・・入
（出）力端子、２〜７，１７〜２３，３３，３４゜３５
．４．２，４３，４５，５２，５３，５４゜５８．５９
，６０，６５，６９，８２〜８８・・・遅延回路（ある
いはレジスタ）、１５・・・加算回路群、２４〜２９．
３０〜３２，４１．．４−２．４４゜４９〜５１．５５
〜５７，６４．６８．７５〜８１・・・加算回路。
Claims (1)
- 【特許請求の範囲】 １、標本化された入力信号に複数の係数を乗算し乗算結
果を累算する非巡回形フィルタにおいて、入力信号に接
続された互いに異なる係数値を乗算する複数個の乗算回
路と、該乗算回路の出力と前段の部分和出力とを加算し
該係数までの結果を累算した新たな部分和を得る加算回
路とその加算出力を遅延させ次段の部分和回路に供給す
る遅延回路から構成され、同一の係数に対しては乗算回
路を共用し、その出力を複数段の部分和回路に供給する
ことを特徴とする非巡回形ディジタルフィルタ。 ２、対称な係数値を有する非巡回形フィルタにおいて、
入力信号に係数値を乗算する乗算回路と該乗算回路出力
を累算する第１、第２の部分和回路とから成り、該第１
の部分和回路は前段の第１の部分和回路出力を加算しそ
の出力を次段の第１の部分和回路の入力となし、該第２
の部分利回路は該次段の第２の部分和回路出力を加算し
その出力を該前段の第２の部分和回路の入力となして、
乗算回路の数を半分に減らしたことを特徴とする特許請
求の範囲第１項記載の非巡回形ディジタルフィルタ。 ３、入力信号に係数値を乗算する乗算回路を該入力信号
をアドレスとし、乗算出力結果を内容とする変換テーブ
ルで構成したことを特徴とする特許請求の範囲第１項あ
るいは第２項記載の非巡回形ディジタルフィルタ。 ４、標本化された入力信号に複数の係数を乗算し乗算結
果を累算する非巡回形フィルタにおいて、乗算回路を該
入力信号をアドレスとし累算結果をその内容とする変換
テーブルで構成し、該変換テーブルと累算回路とを同一
の半導体集積回路上に構成したことを特徴とする非巡回
形フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17583185A JPS6236912A (ja) | 1985-08-12 | 1985-08-12 | 非巡回形デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17583185A JPS6236912A (ja) | 1985-08-12 | 1985-08-12 | 非巡回形デイジタルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236912A true JPS6236912A (ja) | 1987-02-17 |
Family
ID=16002977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17583185A Pending JPS6236912A (ja) | 1985-08-12 | 1985-08-12 | 非巡回形デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236912A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134011A (ja) * | 1988-11-14 | 1990-05-23 | Sharp Corp | フィールド間内挿フィルタ |
| JPH04294628A (ja) * | 1991-03-22 | 1992-10-19 | Sharp Corp | 非巡回型デジタルフィルター回路 |
-
1985
- 1985-08-12 JP JP17583185A patent/JPS6236912A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134011A (ja) * | 1988-11-14 | 1990-05-23 | Sharp Corp | フィールド間内挿フィルタ |
| JPH04294628A (ja) * | 1991-03-22 | 1992-10-19 | Sharp Corp | 非巡回型デジタルフィルター回路 |
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