JPS6238012A - 可変利得回路 - Google Patents
可変利得回路Info
- Publication number
- JPS6238012A JPS6238012A JP17720485A JP17720485A JPS6238012A JP S6238012 A JPS6238012 A JP S6238012A JP 17720485 A JP17720485 A JP 17720485A JP 17720485 A JP17720485 A JP 17720485A JP S6238012 A JPS6238012 A JP S6238012A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input terminal
- collector
- variable gain
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、可変利得回路に関し、特に低歪率の可変利得
回路に関する。
回路に関する。
［発明の技術的背景］
従来の代表的な可変利得回路の回路図を第４図に示す。
この回路は、シグネティクス社のＩＣｒＮＥ ５７０
Ｊに採用された可変利得回路であり、入力端子１０に供
給される信号′電流を増幅又ｔ１減衰させて出力端子１
２から出力させるものである。
Ｊに採用された可変利得回路であり、入力端子１０に供
給される信号′電流を増幅又ｔ１減衰させて出力端子１
２から出力させるものである。
即ち、入力端子１０が、ダイオード接続されたトランジ
スタ１４のベースに接続されている。該トう〉ジスタ１
４のコレクタは、非反転入力端子が接地された演算増幅
器１６の反転入力端子に接続されると共に、定電流源１
８に接続されている。
スタ１４のベースに接続されている。該トう〉ジスタ１
４のコレクタは、非反転入力端子が接地された演算増幅
器１６の反転入力端子に接続されると共に、定電流源１
８に接続されている。
−上記演算増幅器１６の出力端子は、トランジスタ２０
とトランジスタ２２の共通ベースに接続されＣいる。そ
して、」二足トランジスタ１４とトランジスタ２０の共
通エミッタが、上記定電流源１８の２倍の大きさの定電
流源２４に接続されている。
とトランジスタ２２の共通ベースに接続されＣいる。そ
して、」二足トランジスタ１４とトランジスタ２０の共
通エミッタが、上記定電流源１８の２倍の大きさの定電
流源２４に接続されている。
また、ベースが接地されたトランジスタ２６と上記トラ
ンジスタ２２の共通エミッタが、定電流源２８に接続さ
れている。上記トランジスタ２２とトランジスタ２６の
コレクタは、上記トランジスタ２６のコレクタ電流を上
記トランジスタ２２のコレクタ電流に加算するカレント
・ミラー回路３０に接続されている。そして、上記トラ
ンジスタ２２のコレクタが、上記出力端子１２に接続さ
れている。
ンジスタ２２の共通エミッタが、定電流源２８に接続さ
れている。上記トランジスタ２２とトランジスタ２６の
コレクタは、上記トランジスタ２６のコレクタ電流を上
記トランジスタ２２のコレクタ電流に加算するカレント
・ミラー回路３０に接続されている。そして、上記トラ
ンジスタ２２のコレクタが、上記出力端子１２に接続さ
れている。
即ち、この回路は、演算増幅器１６の反転入力端子に信
号を入力し、トランジスタ２２のコレクタから出力信号
を得ることができる可変利得回路であり、その利得調整
は上記定電流源１８．２４及び２８の電流値を変化させ
ることによって行われる。
号を入力し、トランジスタ２２のコレクタから出力信号
を得ることができる可変利得回路であり、その利得調整
は上記定電流源１８．２４及び２８の電流値を変化させ
ることによって行われる。
即ち、この回路の利得は、
ＩＯυ？ ／ Ｉ Ｉ Ｎ −１２ａ ／ Ｉ ＨＢで
ある。但し、！１Ｂは、 ＩＩ ８−１２４ ／２ であり、この場合、ｌ１ｆｌは上記定電流源１８の電流
値、１２４は上記定電流源２４の電流値、１２８は上記
定電流源２８の電流値である。
ある。但し、！１Ｂは、 ＩＩ ８−１２４ ／２ であり、この場合、ｌ１ｆｌは上記定電流源１８の電流
値、１２４は上記定電流源２４の電流値、１２８は上記
定電流源２８の電流値である。
［背景技術の問題点］
このようにして構成された可変利得回路は、各素子が理
想的ならば、原理的には歪は生じないという利点と、利
得変化をＮＰＮ トランジスタによって行うために、Ｉ
Ｃ化し易いという利点とを有しているが、上記定電流源
１８と２４の電流比を正確に２：１にする必要を有して
おり、この比を１することか困難であった。また、この
ために利得制御は、その容易さを考慮すると、上記定電
流源１８と２４の電流値を固定して上記定電流源２８の
電流値を可変にして行うことになるが、この場合には、
全ての定電流源１８．２４及び２８を可変にする場合よ
りも、その変化範囲２雑音特性等に於いて不利になる。
想的ならば、原理的には歪は生じないという利点と、利
得変化をＮＰＮ トランジスタによって行うために、Ｉ
Ｃ化し易いという利点とを有しているが、上記定電流源
１８と２４の電流比を正確に２：１にする必要を有して
おり、この比を１することか困難であった。また、この
ために利得制御は、その容易さを考慮すると、上記定電
流源１８と２４の電流値を固定して上記定電流源２８の
電流値を可変にして行うことになるが、この場合には、
全ての定電流源１８．２４及び２８を可変にする場合よ
りも、その変化範囲２雑音特性等に於いて不利になる。
さらに、上記定電流源１８と２４の不整合は、オフセッ
ト電流となるもので、これが歪の原因となり、動特性を
劣化させる。
ト電流となるもので、これが歪の原因となり、動特性を
劣化させる。
また、上記定電流源１８と２４は、同相モー ドで入力
されないために、上記のような可変利得回路は、これら
の定電流源１８及び２４の雑音も拾うこととなる。
されないために、上記のような可変利得回路は、これら
の定電流源１８及び２４の雑音も拾うこととなる。
［発明の目的］
本発明は、上記の点に鑑みて成されたもので、ＩＣ化が
容易で、利得制御の自由度の大きい低歪率の可変利得回
路を提供することを目的とする。
容易で、利得制御の自由度の大きい低歪率の可変利得回
路を提供することを目的とする。
すなわち、本発明による可変利得回路は、回路の入力端
子を仮想接地にするための演算増幅器の出力に、エミッ
タ・ホロワ・トランジスタを接続し、そのエミッタキホ
ロワやトランジスタのコレクタにカレント・ミラー回路
を設けることにより、従来の回路で必要であった３つの
定電流源を２つに減らすことによって利得制御の自由度
を増すと共に、制御電流が全て同相モードで入力される
ようにして雑音特性を向上させたものである。
子を仮想接地にするための演算増幅器の出力に、エミッ
タ・ホロワ・トランジスタを接続し、そのエミッタキホ
ロワやトランジスタのコレクタにカレント・ミラー回路
を設けることにより、従来の回路で必要であった３つの
定電流源を２つに減らすことによって利得制御の自由度
を増すと共に、制御電流が全て同相モードで入力される
ようにして雑音特性を向上させたものである。
［発明の実施例］
以下図面を参照して本発明の一実施例を説明する。第１
図はその構成を示すもので、入力端子１１６が、非反転
入力端子が接地された演算増幅器１１２の反転入力端子
に接続されると共に、−上記演算増幅器１１２の出力端
子にそのベースが接続されているトランジスタ１１４の
エミッタに接続されている。上記演算増幅器１１２の反
転入力端子にはまた、ダイオード接続されたトランジス
タ１１６のコレクタ・ベースが接続されている。
図はその構成を示すもので、入力端子１１６が、非反転
入力端子が接地された演算増幅器１１２の反転入力端子
に接続されると共に、−上記演算増幅器１１２の出力端
子にそのベースが接続されているトランジスタ１１４の
エミッタに接続されている。上記演算増幅器１１２の反
転入力端子にはまた、ダイオード接続されたトランジス
タ１１６のコレクタ・ベースが接続されている。
そして、ダイオード接続されたトランジスタ１１８と上
記トランジスタ１１６の共通エミッタか、定電流源１２
０に接続されている。また、上記トランジスタ１１４の
コレクタと上記トランジスタ１１８のコレクタは、上記
トランジスタ１１４のコレクタ電流を上記トランジスタ
１１８に供給するカレント・ミラー回路１２２に接続さ
れている。上記トランジスタ１１８のベースは、トラン
ジスタ１２４のベースに接続されており、該トランジス
タ１２４とベース接地のトランジスタ１２６とから成る
差動ペアの共通エミッタが、定′市流源１２８に接続さ
れている。上記トランジスタ１２４のコレクタと上記ト
ランジスタ１２６のコレクタは、」二足トランＳスタ１
２６のコレクタ電流を上記トランジスタ１２４のコレク
タに供給するカレント・ミラー回路１３０に接続されて
いる。そして、上記トランジスタ１２４のコレクタが、
出力端子１３２に接続されている。
記トランジスタ１１６の共通エミッタか、定電流源１２
０に接続されている。また、上記トランジスタ１１４の
コレクタと上記トランジスタ１１８のコレクタは、上記
トランジスタ１１４のコレクタ電流を上記トランジスタ
１１８に供給するカレント・ミラー回路１２２に接続さ
れている。上記トランジスタ１１８のベースは、トラン
ジスタ１２４のベースに接続されており、該トランジス
タ１２４とベース接地のトランジスタ１２６とから成る
差動ペアの共通エミッタが、定′市流源１２８に接続さ
れている。上記トランジスタ１２４のコレクタと上記ト
ランジスタ１２６のコレクタは、」二足トランＳスタ１
２６のコレクタ電流を上記トランジスタ１２４のコレク
タに供給するカレント・ミラー回路１３０に接続されて
いる。そして、上記トランジスタ１２４のコレクタが、
出力端子１３２に接続されている。
この回路の利得は、上記定電流源１２０と上記定電流源
１２８とによって制御できる。即ち、■０υＴ／ｌｌＮ
−１１２８／ｌＩ２０である。但しこの場合、１１２０
は」−２定電流源１２０の電流値、１１２８は上記定電
流源１２８の電流値である。
１２８とによって制御できる。即ち、■０υＴ／ｌｌＮ
−１１２８／ｌＩ２０である。但しこの場合、１１２０
は」−２定電流源１２０の電流値、１１２８は上記定電
流源１２８の電流値である。
このようにして構成した可変利得回路は、各素子が理想
的な特性を有するならば、原理的に歪を発生しない。ま
た、現実的な素子特性を考慮した場合でも、上記トラン
ジスタ１１６と１１８．及び１２４と１２６のベア性さ
え取れば、極めて低歪率の可変利得回路を実現できる。
的な特性を有するならば、原理的に歪を発生しない。ま
た、現実的な素子特性を考慮した場合でも、上記トラン
ジスタ１１６と１１８．及び１２４と１２６のベア性さ
え取れば、極めて低歪率の可変利得回路を実現できる。
また、第１図から明らかなように、利得制御のための非
線形変換は全て、ＮＰＮＩ−ランジスタによって構成で
きるので、ＩＣ化に適している。さらに、利得制御のた
めの電流は、同相モードで印加することになるので、回
路がバランスしている場合には、これらの雑音の影響を
受けないという利点を有している。そして利得は、上記
定電流源１２０と１２８の大きさの比で制御できるので
、利得制御の自由度が増し、よって広範囲の応用が可能
となる。
線形変換は全て、ＮＰＮＩ−ランジスタによって構成で
きるので、ＩＣ化に適している。さらに、利得制御のた
めの電流は、同相モードで印加することになるので、回
路がバランスしている場合には、これらの雑音の影響を
受けないという利点を有している。そして利得は、上記
定電流源１２０と１２８の大きさの比で制御できるので
、利得制御の自由度が増し、よって広範囲の応用が可能
となる。
第２図は、他の実施例を示すもので、第１図の回路と同
一機能を有する素子は、同一番号を付して、その説明を
省略する。即ち、上記演算増幅器１１２の反転入力端子
と上記トランジスタ１２６のベースとが接続されている
。また、上記演算増幅器１１２の非反転入力端子は、定
電流源１３４゜ベース接地のＰＮＰ トランジスタ１３
６．ダイオード接続のトランジスタ１３８及び１４０の
直列接続の上記トランジスタ１３６のコレクタに接続さ
れている。また、上記トランジスタ１２６のコレクタと
上記力１ノント◆ミラー回路１３０との間に、ベースが
上記トランジスタ１３６のエミッタに接続されたトラン
ジスタ１４２が、挿入接続されている。そして、入力に
電圧電流変換用の抵抗１４４が、出力に電流電圧変換用
の抵抗１４６が追加され、且一つ上記制御電流源１２０
と１２８の代わりに、トランジスタ１４８と１５０が追
加されて電圧制御の回路にされている。
一機能を有する素子は、同一番号を付して、その説明を
省略する。即ち、上記演算増幅器１１２の反転入力端子
と上記トランジスタ１２６のベースとが接続されている
。また、上記演算増幅器１１２の非反転入力端子は、定
電流源１３４゜ベース接地のＰＮＰ トランジスタ１３
６．ダイオード接続のトランジスタ１３８及び１４０の
直列接続の上記トランジスタ１３６のコレクタに接続さ
れている。また、上記トランジスタ１２６のコレクタと
上記力１ノント◆ミラー回路１３０との間に、ベースが
上記トランジスタ１３６のエミッタに接続されたトラン
ジスタ１４２が、挿入接続されている。そして、入力に
電圧電流変換用の抵抗１４４が、出力に電流電圧変換用
の抵抗１４６が追加され、且一つ上記制御電流源１２０
と１２８の代わりに、トランジスタ１４８と１５０が追
加されて電圧制御の回路にされている。
即ち、この回路の利得は、
Ｖｏｔｙｒ Ｒ１４６１ｃｔｓ。
である。この場合、Ｒ１４４は上記抵抗１４４の大きさ
、Ｒ１４８は上記抵抗１４６の大きさ、ＩＣＩ４８は上
記トランジスタ１４８のコレクタ電流値、ＩＣ１５０は
」二足トランジスタｊ、５０のコレクタ電流値である。
、Ｒ１４８は上記抵抗１４６の大きさ、ＩＣＩ４８は上
記トランジスタ１４８のコレクタ電流値、ＩＣ１５０は
」二足トランジスタｊ、５０のコレクタ電流値である。
出力振幅を最大に取るためには、上記トランジスタ１２
４のベース電位をできるだけ下げたほうが良く、つまり
上記演算増幅器１１２の非反転入力端子の電位をできる
だけ下げたほうが良い。よって、上記演算増幅器１１２
の非反転入力端子の電圧を、ダイオード２個、即ちダイ
オード接続されたトランジスタ１３８及び】４０で与え
れば、上記トランジスタ１５０のＶＣＢを常にほぼｏＶ
にでき、温度補償を含めて、安定にバイアスできる。
４のベース電位をできるだけ下げたほうが良く、つまり
上記演算増幅器１１２の非反転入力端子の電位をできる
だけ下げたほうが良い。よって、上記演算増幅器１１２
の非反転入力端子の電圧を、ダイオード２個、即ちダイ
オード接続されたトランジスタ１３８及び】４０で与え
れば、上記トランジスタ１５０のＶＣＢを常にほぼｏＶ
にでき、温度補償を含めて、安定にバイアスできる。
また、上記トランジスタ１２４，１２６の出力抵抗が有
限であるために、この直流的コレクタ・エミッタ電圧に
差があると、大きい歪を生ずる。
限であるために、この直流的コレクタ・エミッタ電圧に
差があると、大きい歪を生ずる。
上記トランジスタ１４２は、この差を小さくして、歪の
発生を防ぐ役割を果たす。
発生を防ぐ役割を果たす。
第３図は、さらに別の実施例を示すもので、第１図に示
した実施例のトランジスタ１２６のベースが、可変電圧
源１５２に接続されているものである。
した実施例のトランジスタ１２６のベースが、可変電圧
源１５２に接続されているものである。
すなわち、実際の素子では、完全に整合が取れるという
ことは無く、その不整合によって、回路は歪とオフセッ
トを有するものであるが、上記トランジスタ１２６のベ
ース電位を上記可変電圧源１５２によって調整すること
により、素子の非理想性によって生ずる歪やオフセット
をキャンセルすることが可能となる。
ことは無く、その不整合によって、回路は歪とオフセッ
トを有するものであるが、上記トランジスタ１２６のベ
ース電位を上記可変電圧源１５２によって調整すること
により、素子の非理想性によって生ずる歪やオフセット
をキャンセルすることが可能となる。
［発明の効果］
以上詳述したように、本発明によれば、利得制御の自由
度が大きい、原理的に歪の発生しない低歪率、高Ｓ／Ｎ
のＩＣ化に好適する低価格の可変利得回路を提供するこ
とができる。
度が大きい、原理的に歪の発生しない低歪率、高Ｓ／Ｎ
のＩＣ化に好適する低価格の可変利得回路を提供するこ
とができる。
第１図は本発明の一実施例に係る可変利得回路の回路構
成図、第２図及び第３図はそれぞれ他の実施例の回路構
成図、第４図は従来の可変利得回路の回路構成図である
。 １１０・・・入力端子、 １１２・・・演算増幅器、１
１４．１２４，１２６，１４２，１４８゜１５０・・・
ＮＰＮ ）ランジスタ、 １１６，１１８゜１３８．
１４０・・・ダイオード、 １２０，１２８゜１３４
・・・定電流源、 １．２２，１３０・・・カレント
ミラー回路、 １３２・・・出力端子、 １３６・
・・ＰＮ、Ｐ）ランジスタ、 １４４，１４６・・・
抵抗、１５２・・・可変電圧源。 出願人代理人 弁理士 鈴江武彦 第 １ｖＡ 第 ２ｖ！Ｊ 第３図 第４図
成図、第２図及び第３図はそれぞれ他の実施例の回路構
成図、第４図は従来の可変利得回路の回路構成図である
。 １１０・・・入力端子、 １１２・・・演算増幅器、１
１４．１２４，１２６，１４２，１４８゜１５０・・・
ＮＰＮ ）ランジスタ、 １１６，１１８゜１３８．
１４０・・・ダイオード、 １２０，１２８゜１３４
・・・定電流源、 １．２２，１３０・・・カレント
ミラー回路、 １３２・・・出力端子、 １３６・
・・ＰＮ、Ｐ）ランジスタ、 １４４，１４６・・・
抵抗、１５２・・・可変電圧源。 出願人代理人 弁理士 鈴江武彦 第 １ｖＡ 第 ２ｖ！Ｊ 第３図 第４図
Claims (4)
- （１）入力端子に供給された信号電流を制御電流に従っ
て増幅又は減衰させる可変利得回路に於いて、前記入力
端子に反転入力端子が接続された演算増幅器と、前記入
力端子にエミッタが接続され且つ前記演算増幅器の出力
端子にベースが接続された第１のトランジスタと、前記
入力端子に陽極が接続された第１のダイオードと、前記
第１のダイオードの陰極にその陰極が接続された第２の
ダイオードと、前記第１及び第２のダイオードの共通陰
極に接続された第１の制御電流源と、前記第１のトラン
ジスタのコレクタ電流を前記第２のダイオードに供給す
るカレント・ミラー回路と、前記第２のダイオードの陽
極にベースが接続された第２のトランジスタと、前記第
２のトランジスタのエミッタにそのエミッタが接続され
且つベースをバイアスされた第３のトランジスタと、前
記第２及び第３のトランジスタの共通エミッタに接続さ
れた第２の制御電流源とを具備し、前記第２又は第３の
トランジスタのコレクタの何れか一方から出力を取出し
て成る可変利得回路。 - （２）前記第２のトランジスタと前記第３のトランジス
タのコレクタ・エミッタ電圧を同じにしたことを特徴と
する特許請求の範囲第１項に記載の可変利得回路。 - （３）前記第３のトランジスタのベースに歪調整手段が
接続されていることを特徴とする特許請求の範囲第１項
に記載の可変利得回路。 - （４）前記演算増幅器の非反転入力端子の電圧がダイオ
ードによって与えられることを特徴とする特許請求の範
囲第１項に記載の可変利得回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17720485A JPS6238012A (ja) | 1985-08-12 | 1985-08-12 | 可変利得回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17720485A JPS6238012A (ja) | 1985-08-12 | 1985-08-12 | 可変利得回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238012A true JPS6238012A (ja) | 1987-02-19 |
| JPH0578965B2 JPH0578965B2 (ja) | 1993-10-29 |
Family
ID=16026992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17720485A Granted JPS6238012A (ja) | 1985-08-12 | 1985-08-12 | 可変利得回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6238012A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160716U (ja) * | 1988-04-26 | 1989-11-08 | ||
| JPH02103916U (ja) * | 1989-02-07 | 1990-08-17 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5187945A (ja) * | 1975-01-31 | 1976-07-31 | Pioneer Electronic Corp | Ritokuseigyozofukukairo |
-
1985
- 1985-08-12 JP JP17720485A patent/JPS6238012A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5187945A (ja) * | 1975-01-31 | 1976-07-31 | Pioneer Electronic Corp | Ritokuseigyozofukukairo |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160716U (ja) * | 1988-04-26 | 1989-11-08 | ||
| JPH02103916U (ja) * | 1989-02-07 | 1990-08-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578965B2 (ja) | 1993-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2766264B2 (ja) | 差動増幅回路 | |
| GB1572079A (en) | Feedforward amplifier | |
| US4647839A (en) | High precision voltage-to-current converter, particularly for low supply voltages | |
| US4560920A (en) | Voltage to current converting circuit | |
| US20030110199A1 (en) | Multiplier | |
| US4451800A (en) | Input bias adjustment circuit for amplifier | |
| US4425551A (en) | Differential amplifier stage having bias compensating means | |
| JPS6333727B2 (ja) | ||
| JPH0320924B2 (ja) | ||
| US6300811B1 (en) | Differential amplifier | |
| EP0072082B1 (en) | Differential amplifier circuit with precision active load | |
| JPS6238012A (ja) | 可変利得回路 | |
| JP2748017B2 (ja) | リニア広帯域差動増幅器 | |
| US4385364A (en) | Electronic gain control circuit | |
| JPS6136408B2 (ja) | ||
| JPS62230106A (ja) | 電流ミラ−回路配置 | |
| JPH01198816A (ja) | 広帯域差動増幅器 | |
| JP3080488B2 (ja) | 差動増幅器 | |
| JP2504075B2 (ja) | トランジスタ増幅器 | |
| KR100209473B1 (ko) | 광대역 증폭 회로 | |
| JP2607970B2 (ja) | オフセットキャンセル回路 | |
| JPS59182610A (ja) | 電流増幅器 | |
| JPH0410763B2 (ja) | ||
| JPH0342741Y2 (ja) | ||
| JP2532900Y2 (ja) | リミッタ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |