JPS6238550A - 制御信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばＶＴＲ等に用いられる所定のタイミ
ングで所定の区間例えばハイレベルな制御信号を発生す
る制御信号発生回路に関する。

〔発明の概要〕

この発明は所定のタイミングで所定の区間例えばハイレ
ベルな制御信号を発生する制御例信号発生回路において
、メモリに出力データと出力データの出力タイミングを
示す比較データとを格納し、比較データと基準とされる
クロック信号とによりラッチパルスの発生タイミングを
判断することにより、ＣＰＵのソフトウェア処理を介す
ることなく制御信号を出力端子に得るようにしたもので
ある。

〔従来の技術〕

３ｍｍＶＴＲではＡＴＦ　（＾ｕｔｏｍａｔｔｃ　Ｔｒ
ａｃｋｉｎｇＦｉｎｄｉｎｇ　）技術によりトラッキン
グサーボを行う構成が知られている。これは、ビデオ信
号の記録された磁気テープ上の隣接する４本のビデオト
ラックの夫々に周波数の異なるパイロット信号を循環的
に記録する。再生時にビデオトラックよりビデオ信号と
共に再生されるパイロット信号と、マイクロコンピュー
タにより構成される制御信号発注回路からの制御信号に
よりスイッチ回路を制御して選択的に得られるパイロッ
ト信号に基づいてトラッキングサーボを行うものである
。制御信号発生回路からの制御信号はＣＰＵとタイマに
より各種モードに対応した形でＣＰＵのソフトウェア処
理により発生される。

ＡＴＦに限らず、他の制御例えばオーディオ信号のアフ
レコ時のフライングイレーズのタイミングを規定するパ
ルスを発生したりする場合にも、制御信号発生回路は、
複数の各種制御信号をソフトウェア処理により出力する
ものである。

しかし、必要とされる制御信号の精度は５　ｍ５ｅｃ±
１０μｓｅｃ程度以上とされこの精度をＣＰＵのソフト
ウェアにより処理して実現しようとすると高度な設計技
術を必要とする。

このため、特願昭６０−６４５５６号に示される制御信
号発生回路のようにＣＰＵと出力端子との間にラッチ回
路を設けて、ランチのタイミングの間においてＣＰＵの
ソフトウェア処理の時間を確保し、外部からのパルスに
より起動するタイマの出力により割り込みをかけてソフ
トウェア処理して制御信号を発生させ、所定のタイミン
グに正確に制御信号を発生する構成が提案されている。

〔発明が解決しようとする問題点〕

しかしながら、マイクロコンピュータの＠■卸する信号
線は例えば数本〜数十本と多いため実際には、ソフトウ
ェアの設計は、従来の制御信号発生回路においても非常
に難しいものであった。

従ってこの発明の目的は、ＣＰＵのソフトウェア処理を
介在させることなく、正確に所定のタイミングで所定区
間例えばハイレベルな制御信号を発生することができる
制御信号発生回路を提供することにある。

〔問題点を解決するための手段〕

ポインタ７により読み出されるメモリ１の読み出し出力
中の出力データがラッチ付出力端子２゜１５、〜１５、
に供給され、メモリ１の読み出し出力中のランチパルス
の発生タイミングを示す比較データとクロック信号とに
よりランチパルスが発生されてラッチ付出力端子２．１
５．〜１５゜に供給されると共に、ラッチパルスにより
ポインタ７が変化されてメモリ１のアドレスが変更され
ることにより制御信号を得るようにしたことを特徴とす
る制御信号発生回路である。

〔作用〕

ポインタ７により読み出されるメモリ１に出力データ及
び出力データの出力タイミングを示す比較データが格納
され、出力データがラッチ回路２に供給され、それと同
時に比較データ中のカウント比較データが比較器３に供
給されると共に、比較データ中のセレクトデータがスイ
ッチ回路４及びセレクタ５に供給され、セレクタ５によ
り選択されたクロック信号がカウンタ６によりカウント
されてカウントデータが比較器３に供給され、比較器３
においてラッチパルスのタイミングが判断され、ラッチ
回路２にラッチパルスが供給されることにより出力端子
１５＋〜１５Ｎに出力データに対応した出力が発生する
と共に、ラッチパルスがポインタ７及びカウンタ６に供
給されて再び同様の処理が繰り返される。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。第１図において、１で示されるのがメモリであり
、メモリ１はポインタ７により指定されるアドレスに対
応してメモリｌ内に格納されているデータブロックを出
力する構成とされている。

メモリ１内に格納されている夫々のデータブロックは、
第２図に示すように出力データ及び比較データとにより
構成され、比較データは更にセレクトデータ及びカウン
ト比較データとにより構成されている。

ポインタ７が電源投入と同時に第１番目のデータブロッ
クを指定し、ポインタ７の指定するアドレスに従ってメ
モリ１から読み出されたＮビットの出力データ（Ａ　、
、、Ａ　Ｚ、　Ａ　３・・・ＡＭ−１，ＡＮ　）がラッ
チ回路２に供給される。また、それと同時にポインタ７
の指定するアドレスに従ってメモリ１から読み出された
ｎビットのカウント比較データ（ａｌ−”　Ｚ＋・・・
　ａ、、）が比較器３に供給されると共に、ポインタ７
の指定するアドレスに従ってセレクトデータがメモリ１
から出力される。

セレクトデータはスイッチ回路４及びセレクタ５を制御
するためのデータで１ビツトの制御データＳＴがメモリ
１からスイッチ回路４に供給されると共に、例えば２ビ
ツトの制御データ（Ｓｌ。

Ｓ２）がメモリ１からセレクタ５に供給される。

スイッチ回路４の入力端子１２には端子１０を介して外
部ポートからフラグが供給され、また、スイッチ回路４
の入力端子１３には端子１１を介して図示せずもＣＰＵ
からのフラグが供給される。

スイッチ回路４が制御データＳＴにより制御されて切換
えられることにより選択的に外部ボート若しくはＣＰＵ
からのフラグがスタート信号としてカウンタ６に供給さ
れる。

セレクタ５には、マイクロコンピュータを動作させるシ
ステムクロックを分周器８により分周して得られる同期
して周期が違うクロック信号例えば１μｓｅｃ、　１０
μｓｅｃ、　１００　μｓｅｃ、　１　ｍ５ｅｃの４種
類のクロック信号が供給されている。セレクタ５が制御
データ（Ｓｌ、Ｓ２）により制御されることにより４種
類のクロック信号のうちの１つが選択され、選択された
所定のクロック信号がカウンタ６に供給される。

カウンタ６がスイッチ回路４を介して供給されるフラグ
の例えば立ち上がりによりカウント動作を開始し、セレ
クタ５から供給される選択されたクロック信号の例えば
立ち上がりをカウントする。

そしてこのカウント値がメモリ１からのカウント比較デ
ータに対応したＮビットのカウントデータとして比較器
３に供給される。

比較器３において、メモリ１から供給されているカウン
ト比較データとカウンタ６からのカウントデータとが比
較される。カウント比較データとカウントデータとが一
致すると比較器３からパルスが発生し、このパルスがラ
ッチパルスとしてラッチ回路２に供給されると共に、こ
のパルスがポインタ７及びカウンタ６に供給される。

ラッチ回路２において、メモリ１から供給されている出
力データ（Ａ１．　Ａｔ、　Ａ３　”、ＡＭ−１，Ａ、
４）がう、チされ、出力端子１５＋〜１５Ｎに出力デー
タ（Ａ　＋　、　Ａ　ｚ、　Ａ　３・・・ＡＮ−１，Ａ
Ｍ　）に対応したＮ個の出力が発生し、次のラッチパル
スが供給されるまでその夫々の出力が保持される。

ポインタ７が比較器３からのパルスによりインクリメン
トされ、設定された所定の順序に従い第２番目のデータ
ブロックを指定する。指定されたデータブロックの出力
データがラッチ回路２に供給される。また、それと同時
にカウント比較データが比較器３に供給されると共に、
セレクトデータがメモリ１から出力されてスイッチ回路
４及びセレクタ５が制御され、選択されたクロック信号
がカウンタ６に供給される。

カウンタ６が比較器３からのパルスによりリセットされ
て再スタートし、セレクタ６からのクロック信号がカウ
ントされ、カウントデータが比較器３に供給され、比較
器３において、カウント比較データとカウントデータと
に基づいてラッチパルスの発生タイミングが判断される
。そしてカウント比較データとカウントデータとが一致
するとラッチパルスがラッチ回路２に供給され、ラッチ
回路２に供給されている第２番目のデータブロックを構
成する出力データがラッチされ、出力端子１５、〜１５
Ｎの夫々に出力データに対応した出力が発生され、保持
される。

比較器３からのパルスがポインタ７に供給されることに
よりポインタが更にインクリメントされ、第３番目のデ
ータブロックが指定されると共に比較器３からのパルス
がカウンタ６に供給されることによりカウンタ６がリセ
ット／スタートされて、第３番目のデータブロックの出
力データの出力タイミングが比較器３により判断されて
出力端子１５１〜１５ｓに第３番目の出力データに対応
した出力が得られる。

このようにして、以下同様にポインタ７がインクリメン
トされながら順次所定のデータブロックの出力データに
対応した出力が所定のタイミングで出力端子１５．〜１
５．４に同時に得られる。即ち、出力端子１５１−１５
．には、夫々が同期した形で独立し、所定のタイミング
で所定の区間例えばハイレベルとされるＮ個の制御信号
が得られる。

尚、この発明の一実施例においては、分周器８から基準
としての４種類のクロック信号がセレクタ５に供給され
る構成について説明したが、このクロック信号の種類は
４種類とは限らず、他の種類数としてそれに対応したビ
ット数のセレクトデータとする構成としても良い。また
、カウント比較データ及びカウンタ６からのカウントデ
ータのビット数は、分周器８からのクロック信号の種類
数とその周期間隔及び所望の最大出力保持時間により規
定されるものである。

〔発明の効果〕

この発明では、ポインタにより読み出だされるメモリに
出力データ及び出力データの出力タイミングを示す比較
データとが格納され、比較データと基準とされるクロッ
ク信号とによりラッチパルスの発生タイミングが判断さ
れ、ラッチパルスがランチ回路に供給されることにより
、出力データに対応した出力が出力端子に発生すると共
に、ポインタ及びカウンタにラッチパルスが供給される
・従って、この発明に依れば、ＣＰＵのソフトウェア処
理を介在させることなく、正確に所定のタイミングで所
定の区間例えばハイレベルとされる複数の制御信号を同
時に得ることができる。

また、制御信号の発生にＣＰＵのソフトウェア処理が介
在していないためソフトウェアの負担が低減されるばか
りか、従来必要とされていたＣＰＵの割り込み等の処理
からＣＰＵが解放され、他のソフトウェア処理を行うこ
とが可能とされる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例におけるメモリに格納されるデータブ
ロックの説明に用いる路線図である。 図面における主要な符号の説明 １：メモリ、　２ニラフチ回路、　３：比較器、４：ス
イッチ回路、　　５：セレクタ、６：カウンタ、　　７
：ポインタ、　８：分周器、１５、〜１５．：出力端子
。 代理人　　　弁理士　杉　浦　正　知 第１図 テ・−グ木象Ｎ 第２図

Claims (1)

【特許請求の範囲】
1. ポインタにより読み出されるメモリの読み出し出力中の
   出力データがラッチ付出力端子に供給され、上記メモリ
   の読み出し出力中のラッチパルスの発生タイミングを示
   す比較データとクロック信号とによりラッチパルスが発
   生されて上記ラッチ付出力端子に供給されると共に、上
   記ラッチパルスにより上記ポインタが変化されて上記メ
   モリのアドレスが変更されることにより制御信号を得る
   ようにしたことを特徴とする制御信号発生回路。