JPS6238800B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置に係り、特に半導体記憶素
子に関する。

半導体集積回路（以下ICと略す）において、
アレイ構造を成すRAM（ランダム・アクセス・
メモリ）、PROM（プログラマブル・リード・オ
ンリ・メモリ）等は年々回路、プロセス技術等の
開発進歩により、高集積化、高ビツト化の一途に
ある。電気的に書込み可能なAIM（Avalance
Induced Migration）方式の半固定記憶素子（以
下セルと略す）を基本とするPROM，FPLA（フ
イールド・プログラマブル・ロジツク・アレイ）
等もまた同様な傾向にある。最近、高集積化高ビ
ツト化にあるアレイ構造を持つICでは、アレイ
の一部又はブロツクの欠陥を含むICの救済策と
して、製品化時その欠陥箇所を含むブロツクを明
示し、その他のブロツクのみを使用し部分良品を
製品化する方法や、予め設計時欠陥箇所の代替ビ
ツト用ブロツク設けて置き、欠陥ビツト発生時そ
の部分を排除し、この代替ビツトに切換え、製品
全体を良品として扱ういわゆる冗長度を持つ回路
方式を取つたりしている。同様に一部又はブロツ
クの欠陥をIC製造工程の中で出来る限り早い検
査工程で、短時間で簡単に検出し、製造工程への
スムーズなフイードバツクを行ない、後工程での
トラブルを逃れ工数を削減し、歩留改善原価低減
を計ることも、メーカーに取つて重要性を増して
いる。

現在開発されているAIM方式のPROM，FPLA
等は、ICケースの増大を避ける為、一般に書込
み端子と読出し端子とが共通になつている。例え
ば、16ワード２ビツトPROMの場合を例に取る。
従来の回路構成は、第１図の様である。図におい
て、桁線選択用デコーダは第１、第２書込み用デ
コーダ１，２と、第１、第２読出し用デコーダ
３，４とが別々に設けられている。書込みデコー
ダと読出しデコーダの切替えは、CE端子５から
NAND論理６を介して、Ｏ_B1回路７、Ｏ_B2回路８
の生殺（動作状態非動作状態）により行なう。ま
た、高電力を要する書込み動作のため、第１及び
第２書き込み用デコーダ１，２には、増幅機能及
びセンス回路として、S₁₁回路９乃至S₁₄回路１２
S₂₁回路１３乃至S₂₄回路１６、行線選択デコーダ
付高電力駆動回路１７には書込み通路以外への遮
断機能を付設している。本回路内のアレイ上の未
書込みセルＣは、第２図の様に、ベース開放のト
ランジスタから成る。第１図及び第２図を参照し
ながら説明すると書込み動作は、アレイ上の１つ
の桁線２０を出力２１，２２及び入力２５，２６
により、選択し、一方１つの行線２７を入力２
３，２４により選択し、交叉上のセルＣに対し
て、出力より高電圧、高電流を印加して行なう。
また、正常な書込のセルは、エミツタとベース間
のジヤンクシヨンが破壊し、数オーム程度の抵抗
成分３０と隣接ビツト間の干渉防止のためのベー
ス・コレクタ間ダイオード成分２８とから成る。
即ち、第３図ｂで抵抗３０の値の小さい場合であ
る。通常、製造上の種々の原因により発生する未
書込みセルの耐圧性欠陥を、等価回路で模型化す
ると第３図ａ乃至第３図ｄの場合が考えられる。
このうち、第３図ａのセルは、桁線２０と行線２
７との間に抵抗３０のみを有するものである。第
30bは、数十オーム以上の抵抗３０とダイオード
２８との直列体からなる。第３図ｃのセルは、ベ
ース・コレクタ間ダイオード２８とベース・エミ
ツタ間ツエナーダイオード２９との直列体が、桁
線２０と行線２７との間に接続され、さらに前記
ダイオードに並列にそれぞれ抵抗３２，３１が接
続された形である。第３図ｄは、第３図ｃの形か
ら、抵抗３２を除去した形で示される回路構成で
ある。セル耐圧性の欠陥の検出の難易は、主に抵
抗３０，３１及び３２の抵抗値の大小により決定
される。この種の欠陥の内、第３図ａ、第３図ｂ
の場合大部分の検出は、出力端子２１，２２から
見て、アレイ上のセルを１ビツトずつ、入力２
３，２４及び入力２５，２６からバイナリースキ
ヤンする事で、第１、第２書き込み用デコーダ
１，２使用時にはアナログレベル、第１、第２読
み出し用デコーダ３，４使用時にはロジツクレベ
ルにて、可能である。しかし、第３図ｃ、第３図
ｄの場合は欠陥検出は困難である。その理由とし
て書込み第１、第２の桁線選択デコーダ１，２利
用の場合、このデコーダ１，２に電流増幅用ラツ
チ回路を付設しているため、読出し実使用時の交
流ノイズ等による出力ラツチ防止も含めて特性規
格を守りその上に耐圧欠陥セルを含む書込み通路
に介在する微小リーク電流を検出できる様な第
１、第２書き込み用デコーダ１，２の設計が困難
なためである。また、読出し桁線選択用デコーダ
３，４の利用の場合、書込み時大電力使用の為書
込み通路全ての高電圧遮断デカツプルが必要で、
セル耐圧性欠陥ビツトに敏感で広範なプロセス変
動、動作マージンの許容範囲を持つ高感度のセン
ス回路の設計は難解なためである。従つて外部端
子より出力から見て確実に検出可能な耐圧性欠陥
セルは第３図ａ、第３図ｂのモードの大部分に限
定されてしまう。またAIM方式のPROM.FPLA
等は高耐圧回路であり、一方では実使用時その製
品の優劣に左右する低消費電力高速化を目指する
ICであるから、回路内部の負荷に対して、その
各々の部分の動作振幅を出来るだけ小さく取り、
時定数を小さくする様設計される。従つて第３図
ｃ、第３図ｄのセル耐圧性欠陥ビツトを含むチッ
プでは直流的には外部端子から見て高速化の為の
オーバードライブ電流により、出力の規格論理レ
ベル内にあつても、交流的には速度の遅延として
しか見られない事もある。この様な場合、ウエハ
ース状態での検出は測定系の浮遊素子等の影響が
大きく、交流実時間での測定が困難となる。勿論
ケース封入組立後の未書込み製品の検査工程での
検出も難解なものとなる。更にはユーザーでの書
込み歩留低下の原因となり、PROM.FRLA等の
最大の利点が損われ、製品の信頼性の低下を招く
事も考えられる。以上の事から、AIM方式の
PROM.FPLA等の耐圧性欠陥ビツトを含むアレ
イに対して、全ての欠陥モードをウエハース状態
で検出する事は難解である。

本発明の目的は、高集積化、高ビツト化にある
PROM.FPLA等において、製造上の種々の原因
により発生するアレイ上のセルの一部耐圧性の欠
陥に対して、アレイ全体を行線選択入力のみのバ
イナリ・スキヤンもしくは一度に、検出用端子を
別途設ける事もなく、しかもウエハース上で容易
に検出可能な回路を提供する事にある。

本発明のうち第１番目の発明は、各桁線を各行
線との間に、それぞれ記憶素子が接続され、該桁
線を選択するための外部端子が設けられた半導体
装置において、前記桁線におのおのダイオードの
一端が接続され、該ダイオードの他端が共通接続
され、該他端に通常の動作電圧より高いツエナ電
圧をもつ定電圧ダイオードと抵抗体との直列体の
一端が接続され、該直列体の他端は前記外部端子
に接続されていることを特徴とするものである。

本発明のうち第２番目の発明は、各桁線と各行
線との間にそれぞれ記憶素子が接続され、該行線
を選択するための行選択デコーダと該桁線を選択
するための第１及び第２の外部端子が設けられた
半導体装置において、前記桁線におのおの第１の
ダイオードの一端が接続され、該第１のダイオー
ドの他端が共通接続され、該他端に通常の動作電
圧より高いツエナ電圧をもつ第１の定電圧ダイオ
ードと第１の抵抗体との第１の直列体の一端が接
続され、前記行線におのおの第２のダイオードの
一端が接続され、該第２のダイオードの他端が共
通接続され、該他端にトランジスオンしたときに
該他端を所定の電位にする第１のトランジスタが
接続され、該第１のトランジスタのベースに通常
の動作電圧より高いツエナ電圧をもつ第２の定電
圧ダイオードと第２の抵抗体との第２の直列体の
一端が接続され、該第２の直列体の他端は前記第
２の外部端子に接続され前記行線選択デコーダに
オンしたとき前記全行線を非選択にする第２のト
ランジスタが接続され、該第２のトランジスタの
ベースに通常動作電圧より高いツエナ電圧をもつ
第３の定電圧ダイオードと第３の抵抗体との第３
の直列体の一端が接続され、該第３の直列体の他
端は前記第２の外部端子に接続されていることを
特徴とする。

本発明によれば、高集積化、高ビツト化にある
AIM方式のPROM.FPLA等のアレイ上の一部セ
ル耐圧性欠陥を容易に検出することができる。

本発明の実施例の概略回路図を第４図に示し、
それを参照しながら本発明を詳細に説明する。こ
の場合も従来の第１図と同様に16ワード２ビツト
構成のアレイ構造のPROMの場合を実施例に取
る。本実施例の回路は、桁線選択入力２５に、抵
抗４０及びベース・コレクタ間短絡の通常の動作
電圧より高いツエナ電圧をもつツエナーダイオー
ド４１を介し、互い共通ベースを持つベース・コ
レクタ間ダイオード４２，４３，４４，４５及び
ベース・コレクタ間ダイオード４６，４７，４
８，４９のコレクタを、各桁線に接続した回路ブ
ロツク（以下Ａ−ブロツクと略す）を有し、また
桁線選択入力２６に抵抗５０及びベース・コレク
タ間短絡のツエナーダイオード５１を介し、トラ
ンジスタ５２のベースにツエナーダイオード５１
のコレクタを接続し、トランジスタ５２のエミツ
タを接地しこのコレクタを共通コレクタに持つベ
ース・コレクタ間ダイオード５３，５４，５５，
５６に接続し、前記ダイオード群を各々入力２
３，２４により決まる行線選択デコーダ付高電力
駆動回路１７の行選択出力線に接続した回路ブロ
ツク（以下Ｂ−ブロツクと略す）を有し、さらに
前記入力２６に抵抗５７及びベース・コレクタ間
短絡の通常の動作電圧より高いツエナ電圧をもつ
ツエナダイオード５８を介し、トランジスタ５９
のベースに接続、このトランジスタ５９のエミツ
タを接地し、コレクタを駆動回路１７の入力段に
入れ駆動回路１７の生殺を行なう回路ブロツク
（以下Ｃ−ブロツクと略す）を付設している。
尚、抵抗６０，６１，６２及び右上のベース・コ
レクタ間ダイオード６３は、回路動作安定のため
に付加したものである。また、説明を簡略化する
ために、正常なセルの桁線即ちエミツタから行線
即ちコレクタに至る方向のインピーダンスに基く
電位差をVc、ツエナーダイオード４１，５１，
５８の入力２５，２６側から見たインピーダンス
に基く電位差をVzトランジスタ５２，５９及び
ベース・コレクタ間ダイオード５２乃至４５，４
６乃至４９，５３乃至５６の順方向電圧をそれぞ
れＶ_F1，Ｖ_F2とする。

本発明のうち第１番目の発明に対応する実施例
は、電気的に書込み可能な複数のベース開放のト
ランジスタから成る半固定記憶素子（セル）をア
レイとして含み、該アレイは複数の該セルのエミ
ツタを１つの桁線で結びコレクタを１つの行線で
結び、複数の該桁線、該行線で格子を形成し、複
数の該行線に対して、各々ベース・コレクタダイ
オード（以下D₁と略す）のコレクタを結び、前
記D₁のベースを共通接続とし、前記ベースにツ
エナーダイオード（以下D₂と略す）のベースを
結び、前記D₂のエミツタを抵抗素子の片方に、
結び該素子の他方を該桁線選択外部端子に結ん
だ回路構成であり、本実施例によれば該アレイ上
の未書込みのセルの耐圧欠陥を、前記端子に所
定の定電圧を印加し、前記行線をスキヤンする事
により容易に検出することができる。この場合の
動作を説明する。まず、第４図で本実施例の動作
は、書き込み状態すなわち端子５により、OB₁回
路７及びOB₂回路８を殺して（非動作状態）を行
なう。

さて、入力端子２５から見て、前記Ａブロツク
を介し、８桁線、セルＣ、駆動回路１７により低
レベル（以下Ｖ_WLと略す）に選択される１本の行
線に至る回路のインピーダンスに基く電位差は、
Ｖ_Z＋Ｖ_F2＋Ｖ_C＋Ｖ_WL（以下Ｖ_Sと総称す）で与
えられる。即ち、Ｖ_WL状態の１行線と全８桁線間
に介在する８個のセルの最低耐圧が判かる。実際
の検出時は入力２５の外部に精密抵抗素子（以下
Ｒ_Sと略す）を接続し、その開放側端子に、前記
Ｖ_Sより、約１^V（ほぼIC内素子の微細化プロセ
ス条件等により決定）程度低い定電圧を印加し、
端子２３，２４にバイナリ入力する事により駆動
回路１７の各出力線をスキヤンしながら、精密抵
抗素子Ｒ_Sの開放側の電圧からの電位ドロツプ
（以下ΔＶ_Cと略す）を端子25点でモニターすれば
よい。即ち選択された１つの行線（Ｖ_WLレベル）
に介在する８個のセルについてその耐圧異常がお
れば端子25点で、ΔＶ_C／Ｒ_Sの電流が検出され
る。また、正常であればΔＶ_Cがゼロとなり電流
はゼロとなる。従つて、検査条件の制約もなく、
ウエハース状態で微小リーク電流も容易に検出可
能である。

本発明のうち第２番目の発明に基く実施例は、
前記実施例の主要回路ブロツクを含み、複数の該
行線に対して、各々ベース・コレクタ・ダイオー
ドのベースを結び、コレクタを共通接続とし、前
記コレクタをトランジスタ（以下T₁と略す）の
コレクタ、前記T₁のエミツタを接地し、前記T₁
のベースを前記D₂のごときツエナーダイオード
のベース、該ダイオードのエミツタを抵抗素子の
片方に結び、他方を該桁線選択外部端子に結ん
だ回路ブロツクを含む回路構成であり、本実施例
によれば該アレイ上の未書込みセルの耐圧欠陥を
前記端子，にそれぞれ定電圧を印加する事に
より、容易に検出することができる。

本実施例は、前記実施例を更に簡略化検査がで
きるようにしたしたものである。即ち、端子２６
入力端子に（Ｖ_Z＋Ｖ_F1）以上を印加する事によ
り、前記Ｂ，Ｃブロツクのトランジスタ５２，５
９を飽和領域に活性化し、トランジスタ５９のオ
ンレベルで全駆動回路１７の動作を停止即ち全行
線出力を非選択のハイレベルにし、同時に前記Ｂ
ブロツクのトランジスタ５２のオンレベルで、ダ
イオード５３乃至５６を介して擬似的に全行線出
力を選択されたオン状態にする。この状態で前記
実施例と同様な条件化で、端子２５点の電位をモ
ニターする事により、一度にアレイ全体のセル耐
圧性欠陥が検出できる。但し、この場合はダイオ
ード５３乃至５６の順方向電圧Ｖ_F2を抵抗前記Ｒ
_Sの開放端子側の定電圧に加えて測定した方が、
より高精度に微小電流を検出できる。

従つて、本発明を使用して、セル耐圧の欠陥を
検出すれば、製造上の種々の原因により発生する
欠陥の種類に全く関係なくべての欠陥を知ること
ができ、またダイオード４２〜４９及び５３〜５
６によりそれぞれ各桁線及び各行線に加わる通常
動作時の信号をそれぞれ各桁線及び各行線ごとに
分離し、かつ各ツエナダイオード４１，５１，５
８により通常動作時の信号からＡ〜Ｃ各回路ブロ
ツクが分離されるので、通常の書込み動作への支
障がない事は勿論、読出し動作時の影響をなく、
測定用端子も別途設けていないので検査工程の制
約がなく、ウエハース状態及び組立後のいずれで
も容易に検出することが可能となる。

また本発明によれば、第４図の検出通路の介在
するリーク電流例えばコレクタ・基板間のリーク
も同時検出できる。

本発明は、前記実施例のPROMに留まらず、
AIM方式のFPLA等にも適用可能である。

本発明の効果は、セル耐圧性欠陥をウエハース
状態で簡単に検出可能となる為、測定が簡単で組
立工数も短縮できまた信頼性も高くなる。更に、
アレイサイズが大きくなればそれだけセル耐圧性
欠陥の発生率は高くなるが、本発明はこのような
場合特にその効果は大となる。

【図面の簡単な説明】

第１図は従来のAIM方式の16ワード２ビツト
構成PROMの概略ブロツク図である。第２図は
AIM方式の未書込み状態のセルを示す回路図で
ある。第３図ａ、第３図ｂ、第３図ｃ、第３図ｄ
はいずれもAIM方式セルの耐圧性欠陥の等価的
模型図である。第４図は本発明の実施例の回路図
である。 尚図において１……第１の書込み用デコーダ、
２……第２の書込み用デコーダ、３……第１の読
出し用デコーダ、４……第２の読出し用デコー
ダ、５……CE端子、６……NAND回路、７……
Ｏ_B1回路、８……Ｏ_B2回路、９……S₁₁回路、１
０……S₁₂回路、１１……S₁₃回路、１２……S₁₄
回路、１３……S₂₁回路、１４……S₂₂回路、１５
……S₂₃回路、１６……S₂₄回路、１７……行線選
択デコーダ付高電力駆動回路、２０……桁線、２
１……出力（O₁）端子、２２……出力（O₂）端
子、Ｃ……セル、２３……入力（AX₁）端子、２
４……入力（AX₂）端子、２５……入力（AY₁）端
子、２６……入力（AY₂）端子、２７……行線、
２８……ベース・コレクタ間ダイオード、２９…
…ベース・エミツタ間ダイオード、３０，３１…
…ベース・エミツタ間抵抗、３２……ベース・コ
レクタ間抵抗、４０，５０，５７，６２……抵抗
体、４１，５１，５８……ツエナーダイオード、
４２，４３，４４，４５，４６，４７，４８，４
９，５３，５４，５５，５６……ベース・コレク
タ間ダイオード、５２，５９……トランジスタ、
６０，６１，６２……補助抵抗体、６３……補助
ベース・コレクタ間ダイオード。

Claims (1)

1. 【特許請求の範囲】 １ 各桁線と各行線との間にそれぞれ記憶素子が
   接続され、該桁線を選択するための外部端子が設
   けられた半導体装置において、前記桁線におのお
   のダイオードの一端が接続され、該ダイオードの
   他端が共通接続され、該他端に通常の動作電圧よ
   り高いツエナ電圧をもつ定電圧ダイオードと抵抗
   体との直列体の一端が接続され、該直列体の他端
   は前記外部端子に接続されていることを特徴とす
   る半導体装置。 ２ 各桁線と各行線との間にそれぞれ記憶素子が
   接続され、該行線を選択するための行線選択デコ
   ーダと該桁線を選択するための第１及び第２の外
   部端子が設けられた半導体装置において、前記桁
   線におのおの第１のダイオードの一端が接続さ
   れ、該第１のダイオードの他端が共通接続され、
   該他端に通常の動作電圧より高いツエナ電圧をも
   つ第１の定電圧ダイオードと第１の抵抗体との第
   １の直列体の一端が接続され、該第１の直列体の
   他端は前記第１の外部端子に接続され、前記行線
   におのおの第２のダイオードの一端が接続され、
   該第２のダイオードの他端が共通接続され、該他
   端にオンしたときに該他端を所定の電位にする第
   １のトランジスタが接続され、該第１のトランジ
   スタのベースに通常の動作電圧より高いツエナ電
   圧をもつ第２の定電圧ダイオードと第２の抵抗体
   との第２の直列体の一端が接続され、該第２の直
   列体の他端は前記第２の外部端子に接続され、前
   記行線選択デコーダにオンしたとき前記全行線を
   非選択にする第２のトランジスタが接続され、該
   第２のトランジスタのベースに通常の動作電圧よ
   り高いツエナ電圧をもつ第３の定電圧ダイオード
   と第３の抵抗体との第３の直列体の一端が接続さ
   れ、該第３の直列体の他端は前記第２の外部端子
   に接続されていることを特徴とする半導体装置。