JPS6240732B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、デイジタル信号処理デバイスの入
力データ読込み方式において、ハードウエア／ソ
フトウエア両面に多重概念を導入し、入力データ
の読込み数の拡張と、入力読込みスピードの実効
的改善を可能にした入力データ読込み方式に関す
る。

従来のこの種の方式として、第１図に示すよう
なものが知られていた。この第１図において、１
はスイツチング素子である。スイツチング素子１
は上記デイジタル信号処理デバイスの出力ポート
６−０〜６−３の信号をデイジタル信号処理デバ
イス４の入力ポート５−０〜５−３に導くための
もので、入力マトリツクス回路を構成し、キーに
代えることもできる。なお、７はスイツチング素
子であり、メカニカルスイツチまたは半導体素子
である。３はスイツチング素子１の部分の拡大し
て示したものである。

また、２はダイオードである。ダイオード２は
スイツチング素子１が一度に多重押しされたとき
に、互いに異なる走査ライン間での相互干渉が起
きないようにするためのダイオードである。そし
て、上記出力ポート６−０〜６−３は入力マトリ
ツクス回路を順次走査する出力ポートである。こ
の出力ポート６−０〜６−３はストアドプログラ
ム方式のデイジタル信号処理デバイスでは、ソフ
トウエアプログラムで制御されるのが通常であ
る。

第２図はこれらの走査パルスのタイミング例を
示すものである。この走査の入力データ読込み方
式を第２図のタイミングチヤートを併用して説明
する。第１図において、スイツチング素子１，７
は単純なキースイツチとする。いま、スイツチン
グ素子１が人の手でワンプツシユされる。出力ポ
ート６−０が第２図に示すように、「Ｈ」レベル
になる時刻に達すると、出力ポート６−０の
「Ｈ」レベルの信号はスイツチング素子１（この
場合はスイツチキー）がワンプツシユされている
ため、ダイオード２を通じて入力ポート５−０に
導かれ、デイジタル信号処理デバイス４に入り、
ソフトウエアプログラムで処理され、スイツチン
グ素子１のスイツチ入力の認識を実行する。この
ときのデイジタル信号処理デバイス４におけるソ
フトウエア処理は第３図のようになる。

すなわち、この第３図において、ステツプＡで
スイツチング素子１をワンプツシユして、スター
トし、このワンプツシユにより、初期値（出力ポ
ート６−０）がステツプＢで設定され、このステ
ツプＢで設定された出力ポート６−０をステツプ
Ｃで「Ｈ」レベルにセツトする。次いで、ステツ
プＤに移行し、遅延タイマΔt₀の処理、つまり、
Δt₀の遅延を行う。このΔt₀経過後、ステツプＥ
において、チヤタリング読込み防止処理を行い、
しかる後にステツプＦにてワンプツシユされたス
イツチング素子１のアドレスａ_ijの入力をメモリ
する。次いで、ステツプＧで走査された出力ポー
ト６−０を「Ｌ」レベルにする。そして、すべて
の出力ポートを順次スキヤンし、ステツプＨにお
いてスキヤンが完了しているか否かを判断し、ス
キヤンが完了している場合は所定のプログラムの
実行が終了（ステツプＩ）し、次のプログラムの
実行に移行する。

また、ステツプＨにおいて、出力ポートのすべ
てのスキヤンが完了していない場合には、ステツ
プＨからステツプＪに移行し、次にスキヤンさせ
る出力ポートを設定し、ステツプＣに戻る。以
下、上記と同様にして、ステツプＣから順次ステ
ツプＩへとプログラムの実行を進める。

同様にして、第１図におけるスイツチング素子
７がワンプツシユされた場合も、出力ポート６−
３で行われる以外はスイツチング素子１の入力を
読み行んだ場合と全く同様な処理が行われる。

第２図のt_6-0，t_6-3はスイツチング素子１およ
び７を認識する時間関係を表わしている。この時
間は単に入力キーを読み込むのみの機能を提供す
るものであるなら、μｓ（マイクロセカンド）オ
ーダと云うスピードで完了する。しかし、人の手
による入力信号の読込みは可能であり、t_6-0，
t_6-3の入力読込み時間の損失は問題にまで発展し
なかつた。

ただし、人の手段による入力のオン／オフでは
なく、高速度で回転するドラムから発生するパル
スとか、発振回路などで波形整形された場合など
の人の手操作入力にならない信号により、入力マ
トリツクスのスイツチング素子がオン／オフさ
れ、それを認識する場合に第２図のt_6-0とt_6-3の
時間間隔t₁が問題になる場合がこの従来の方式で
は発生する。

すなわち、第２図の外部信号パルス８−０，８
−１のように、t₁より短い時間間隔で入力される
パルスをスイツチング素子７で読込みを行うと、
読込みが不能になる。つまり、たとえば、外部信
号パルス８−１は出力ポート６−２，６−３間に
あり、このパルスを読み込む場合はスイツチング
素子７の出力ポートが「Ｈ」レベル、すなわち、
時刻t₂とt₃の間、t₄の時間内に外部信号パルス８
−１がないため読み込めない。

従来、このような入力データ読込み方式の問題
を解決する方式として、第４図に示す入力データ
読込み方式がある。この第４図において、スイツ
チング素子１、ダイオード２、デイジタル信号処
理デバイス４、入力ポート５−０〜５−３、出力
ポート６−０〜６−３の機能は第１図と全く同じ
であり、デイジタル信号処理デバイス４の入力ポ
ート５−３がマトリツクス回路とは独立して波形
整形回路８の出力側に接続されている。この波形
整形回路８の入力側には第１図のスイツチング素
子７をオン／オフするタイミングを与える外部入
力パルス９となつている点のみが異なるものであ
る。そして、この外部入力パルス９と波形整形回
路８とで第１図のスイツチング素子７に対応して
いると考えられるものである。

この第４図に示す従来の入力データ読込み方式
は出力ポート６−０〜６−３の出力タイミングと
は独立して、入力ポート５−３で外部入力パルス
９を読み込む方式を採つているため、デイジタル
信号処理デバイス４の中でソフトウエアプログラ
ムにて常に間違いなく外部パルスを読み込むよう
に実行させれば、第１図の従来例のように、タイ
ミングにより読込みミスをおかすことは改善でき
る。

しかしながら、この第４図の入力データ読込み
方式では、第１図と比較して入力読込み数が少な
くなることが明らかになる。これは入力ポート５
−３を外部入力パルス９を専用に読み込む場合の
みに使用し、出力ポート６−０〜６−３にて走査
されるマトリツクス回路と入力には全く関係がな
いようになつているためである。

加えて、上記従来の入力データ読込み方式で
は、二つの重なる欠点がある。すなわち、入力パ
ルスのタイミングによつてはそのパルスを読込み
パルスとすることと、さらに、入力読込みデータ
数が減少すると云う欠点があつた。

この発明は、上記従来の欠点を除去するために
なされたもので、一つの走査ライン（出力ポー
ト）の走査が完了し、次の走査ライン（出力ポー
ト）を走査する前に新しい走査を埋め込むと云う
考えを、ハードウエア面の回路と、入力ポート情
報をデイジタル信号処理デバイスで取り込むソフ
トウエア面でのプログラムと両方を改善すること
により、入力データ読込み数を減少させることな
く、従来よりも等価的に走査ラインを１ライン増
加させたのと同じ効果を得ることのできる入力デ
ータ読込み方式を提供することを目的とする。

以下、この発明の入力データ読込み方式の実施
例について図面に基づき説明する。第５図はその
一実施例の構成を示す回路図である。この第５図
において、スイツチング素子１、ダイオード２、
デイジタル信号処理デバイス４、入力ポート５−
０〜５−３、出力ポート６−０〜６−３、の部分
は従来と全く同様に構成されているので、その説
明は省略し、従来とは異なる部分を重点的に述べ
ることにする。

一方、１７−０〜１７−３はダイオードを示
す。これらのダイオード１７−０〜１７−３のア
ノードはデイジタル信号処理デバイス４の出力ポ
ート６−０〜６−１にそれぞれ接続されている。
ダイオード１７−０〜１７−３の各カソードは共
通に接続され、抵抗１８を介してアースされてい
るとともに、抵抗１９を通してトランジスタ１１
のベースに接続されている。

トランジスタ１１はスイツチングトランジスタ
であり、そのエミツタはアースされ、コレクタは
抵抗２０を介して正の電圧が印加されるようにな
つている。トランジスタ１１のコレクタは走査ラ
イン１２のコレクタより導出されたラインであ
る。この走査ライン１２で従来の出力ポート６−
０〜６−３による走査ラインのほかに、スイツチ
ング素子１３−０〜１３−３とともにデータ入力
マトリツクス回路を形成している。

次に、以上のように構成されたこの発明の入力
データ読込み方式の動作について、第６図のタイ
ムチヤートと第７図のフローチヤートを併用し
て、第５図のハード面と第６図のソフト面の両面
について述べることにする。

第５図において、出力ポート６−０〜６−３の
タイミング波形は第２図の６−０〜６−３と全く
同じである。新たに作り出された走査ライン１２
について説明する。第５図から明らかなように、
ダイオード１７−０〜１７−３、抵抗１８〜２０
およびトランジスタ１１からなる回路は結果とし
て、４入力NOR回路を形成している。したがつ
て、出力ポート６−０〜６−３のいずれかが
「Ｈ」レベルのときに、この「Ｈ」レベルの電圧
はダイオード１７−０〜１７−３、抵抗１９を通
してトランジスタ１１のベースに印加される。こ
れにより、トランジスタ１１がオンとなり、その
コレクタに接続されている走査ライン１２はアー
ス電位、すなわち、「Ｌ」レベルとなる。

これとは逆に、すべての出力ポート６−０〜６
−３が「Ｌ」レベルのときは、ダイオード１７−
０〜１７−３は逆バイアスとなり、トランジスタ
１１のベースに電圧が印加されず、トランジスタ
１１はオフになる。したがつて、走査ライン１２
は「Ｈ」レベルになる。この結果の波形は第６図
に示すごとくになる。

この第５図に示すように、走査ライン１２に現
われるパルス列をマトリツクス回路に加えている
ものであり、したがつて、従来の場合とは明らか
に異なるものである。すなわち、出力ポート６−
０〜６−３のどれか一つを走査しているとき、走
査ライン１２は「Ｌ」レベルであり、この一つの
走査が終了し、次の走査を行う時間間隔t₇の間に
は、走査ライン１２は第６図より明らかなよう
に、「Ｈ」レベルとなり、スイツチング素子１３
−０〜１３−３を読み込み得る体制ができる。こ
の体制がハードウエア面でできると、第７図のフ
ローチヤートにもとずくソフトプログラムでスイ
ツチング素子１３−０〜１３−３の入力を処理す
る。

この第７図のフローチヤートにおいて、第３図
のフローチヤートと同じ部分の説明は省略する。
この第７図において、第３図とは異なる部分は
「入力読込みＢフロー」と云うプログラムがこの
発明（第７図）のソフトウエアに付加されている
点である。すなわち、第３図におけるステツプＧ
とステツプＨの間にこの「入力読込みＢフロー」
のステツプが付加されたことになる。

この「入力読込みＢフロー」のプログラムは前
述の説明で、スイツチング素子１３−０〜１３−
３のスイツチ入力が読み込み得る体制、つまり、
走査ライン１２が第５図に示すように、「Ｈ」レ
ベルのときにスイツチング素子１３−０〜１３−
３のスイツチング入力を読み込むプログラムであ
る。このときの読込みタイミングは第６図の符号
１００で示されている。

このタイミング１００における時間t₅は走査ラ
イン１２が「Ｈ」レベルになつてから少し時間を
おいて読み込み、読込みミスおよび出力ポート６
−０〜６−３と走査ライン１２との干渉を防止す
るためのリードインタイムである。また、時間t₆
は読込み終了後、次の出力ポートを走査するまで
の時間である。

第７図のフローチヤートにおける「入力読込み
Ｂフロー」はこの動作の流れを示すものであり、
ステツプＧの終了後、ステツプＫにおいて第６図
のタイミング１００における時間t₅の処理を行
い、ステツプＬにおいてチヤタリング読込み防止
を行う。次いで、ステツプＭにおいて、スイツチ
ング素子１３−０〜１３−３の入力をメモリし、
ステツプＨに移行する。

以上のように、第５図における走査ラインでの
入力データ、すなわち、スイツチング素子１３−
０〜１３−３の動作は出力ポート６−０〜６−３
のいずれか一つが走査し終えると、常に読み込ま
れ、デイジタル信号デバイス４で第７図で示した
ソフトウエアプログラムでデータ処理されるた
め、この発明では、入力データ（スイツチング素
子１３−０〜１３−３の動作による）は第５図の
時間t₈ごとに検知することができる。

一方、第１図で示した従来例では、第２図に示
すように、時間t₁ごとに入力パルスを検知するこ
とになり、t₁＞t₈であるため、明らかにこの発明
の方がスイツチング素子１３−０〜１３−３のデ
ータ読込み周期は速くなり、改善されていること
がわかる。

第８図はこの発明の入力データ読込み方式の第
２の実施例を示す回路図である。この第８図で
は、第５図におけるダイオード１７−０〜１７−
３、抵抗１８〜２０、トランジスタ１１からなる
NOR回路を１個の４入力NORゲート２７で置換
し、かつ第５図のスイツチング素子１３−０〜１
３−３を３ステートドライバICゲート２９−０
〜２９−３に置き換え、これらの３ステートドラ
イバICゲート２９−０〜２９−３と４入力
NORICゲート２７間を出力禁止コントロールラ
イル２８で接続している。

また、第９図はこの発明の入力データ読込み方
式の第３の実施例を示す回路図である。この第９
図の場合は、三つの出力ポート６−０〜６−２を
マルチプレクサゲートIC３０に入れて、出力ポ
ート６−０〜６−２の３ビツト入力の組合せでチ
ヤンネルCH０〜CH７の８個の出力ラインを順に
走査し、かつ出力ポート３８の出力コントロール
ラインを共用する形で各走査ライン（チヤンネル
CH０〜CH７）が１個走査するごとに出力ポート
３８でスイツチング素子３９−０〜３９−３でこ
の発明の多重概念で走査し、データを読み込む方
式である。

以上のように、この発明の入力データ読込み方
式によれば、ハード面に１組のNORゲート回路
などの論理手段を組み合わせるだけで入力データ
読込みスピードの実効的改善とデータ入力読込み
数の拡張を期待できる。

また、この発明のバツクボーンは簡単なハード
面における回路改善とデイジタル信号処理デバイ
ス内でのソフトウエア面でのプログラム処理の改
善が加え重なり合つた多重概念処理の実施である
ため、低コストで実現できるなどの利点を有す
る。

【図面の簡単な説明】

第１図は従来の入力データ読込み方式の回路
図、第２図は第１図の入力データ読込み方式の動
作を説明するためのタイムチヤート、第３図は第
１図の入力データ読込み方式の動作を説明するた
めのフローチヤート、第４図は従来の異なる入力
データ読込み方式の回路図、第５図はこの発明の
入力データ読込み方式の一実施例を示す回路図、
第６図は同上入力データ読込み方式の動作を説明
するためのタイムチヤート、第７図は同上入力デ
ータ読込み方式の動作の流れを示すフローチヤー
ト、第８図および第９図はそれぞれこの発明の入
力データ読込み方式の異なる実施例を示す回路図
である。 １，１３−０〜１３−３，３９−０〜３９〜３
……スイツチング素子、２，１７−０〜１７−
３，４……デイジタル信号処理デバイス、５−０
〜５−３……入力ポート、６−０〜６−３……出
力ポート、１１……トランジスタ、１２，２８…
…走査線、２７……４入力NORICゲート、２９
−０〜２９−３……３ステートドライバゲート
IC、３０……マルチプレクサゲートIC。なお、
図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ デイジタル信号処理デバイスの出力ポートを
   スイツチング手段から成る入力マトリツクス回路
   を介してデイジタル信号処理デバイスの入力ポー
   トに接続し、上記出力ポートを順次走査してスイ
   ツチング手段からの入力を読み込むようにした入
   力データ読込み方式において、上記出力ポートと
   入力マトリツクス回路の間に論理手段を設け、上
   記出力ポートの走査間隔において上記論理手段の
   出力パルスで入力データを読込むようにしたこと
   を特徴とする入力データ読込み方式。 ２ 論理手段は上記デイジタル信号処理デバイス
   の出力ポートにそれぞれ一方の電極が接続され他
   方の電極が共通にされたダイオード、このダイオ
   ードが上記出力ポートの信号で順方向になるとオ
   ンとなり上記入力マトリツクス回路に所定のレベ
   ルの信号を与えるトランジスタを備えてなること
   を特徴とする特許請求の範囲第１項記載の入力デ
   ータ読込み方式。 ３ 論理手段は１個の４入力NORゲートICを使
   用することを特徴とする特許請求の範囲第１項記
   載の入力データ読込み方式。 ４ 論理手段の出力は走査ラインを通して入力マ
   トリツクス回路における第２のスイツチ手段に加
   え、この第２のスイツチ手段を介して入力データ
   を読み込むようにしたことを特徴とする特許請求
   の範囲第１項ないし第３項のいずれかに記載の入
   力データ読込み方式。 ５ 論理手段はマルチプレクサゲートICを用い
   るとともにこのマルチプレクサゲートICに上記
   デイジタル信号処理デバイスの出力ポートより３
   ビツトの入力を加えて入力マトリツクス回路につ
   ながる８本の出力ラインを順次走査させかつ出力
   ポートの出力コントロールラインを共用して上記
   出力ラインが一つ走査するごとに入力マトリツク
   ス回路の第２のスイツチング手段を走査すること
   を特徴とする特許請求の範囲第１項記載の入力デ
   ータ読込み方式。