JPS6244721B2 - - Google Patents
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- JPS6244721B2 JPS6244721B2 JP1705880A JP1705880A JPS6244721B2 JP S6244721 B2 JPS6244721 B2 JP S6244721B2 JP 1705880 A JP1705880 A JP 1705880A JP 1705880 A JP1705880 A JP 1705880A JP S6244721 B2 JPS6244721 B2 JP S6244721B2
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Description
【発明の詳細な説明】
本発明は音声出力回路等に使用されるＢ級動作
をするトランジスタ出力増幅回路に関し、特に、
ダーリントン接続された複合トランジスタを使用
したときにもクロスオーバ歪が生じない様にした
ものである。
をするトランジスタ出力増幅回路に関し、特に、
ダーリントン接続された複合トランジスタを使用
したときにもクロスオーバ歪が生じない様にした
ものである。
従来、Ｂ級動作をするトランジスタ出力増幅回
路に於いてトランジスタのスイツチングによるク
ロスオーバ歪を生じない様にしたものとして第１
図に示す如きトランジスタ出力増幅回路が提案さ
れている。即ち第１図に於いて、１は音声信号の
入力端子を示し、この入力端子１を演算増幅回路
２の正入力端子に接続し、この演算増幅回路２
の出力端子を定電流回路を構成するnpn形トラン
ジスタ３のベースに接続し、このトランジスタ３
のエミツタを抵抗器４を介して負の直流電圧−Ｖ
CCが供給される電源端子５に接続し、このトラン
ジスタ３のコレクタをnpn形トランジスタ６のエ
ミツタに接続し、このトランジスタ６のコレクタ
をpnp形トランジスタ７のコレクタに接続し、こ
のトランジスタ７のエミツタを定電流回路８を介
して正の直流電圧＋ＶCCが供給される電源端子９
に接続する。この場合トランジスタ３の構成する
定電流回路及び定電流回路８の夫々の定電流値を
等しくＩとする。又トランジスタ６のベースを
pnp形トランジスタ１０のベースに接続すると共
にトランジスタ７のベースをnpn形トランジスタ
１１のベースに接続し、トランジスタ１０及び１
１の夫々のコレクタを夫々電源端子５及び９に接
続し、トランジスタ１０のエミツタを抵抗器１２
及び１３の直列回路を介してトランジスタ１１の
エミツタに接続し、この抵抗器１２及び１３の接
続点をスピーカ等の負荷１４を介して接地し、又
この抵抗器１２及び１３の接続点を負帰還回路を
構成する抵抗器１５を介して演算増幅回路２の負
入力端子に接続し、この負入力端子を抵抗器
１６を介して接地する。
路に於いてトランジスタのスイツチングによるク
ロスオーバ歪を生じない様にしたものとして第１
図に示す如きトランジスタ出力増幅回路が提案さ
れている。即ち第１図に於いて、１は音声信号の
入力端子を示し、この入力端子１を演算増幅回路
２の正入力端子に接続し、この演算増幅回路２
の出力端子を定電流回路を構成するnpn形トラン
ジスタ３のベースに接続し、このトランジスタ３
のエミツタを抵抗器４を介して負の直流電圧−Ｖ
CCが供給される電源端子５に接続し、このトラン
ジスタ３のコレクタをnpn形トランジスタ６のエ
ミツタに接続し、このトランジスタ６のコレクタ
をpnp形トランジスタ７のコレクタに接続し、こ
のトランジスタ７のエミツタを定電流回路８を介
して正の直流電圧＋ＶCCが供給される電源端子９
に接続する。この場合トランジスタ３の構成する
定電流回路及び定電流回路８の夫々の定電流値を
等しくＩとする。又トランジスタ６のベースを
pnp形トランジスタ１０のベースに接続すると共
にトランジスタ７のベースをnpn形トランジスタ
１１のベースに接続し、トランジスタ１０及び１
１の夫々のコレクタを夫々電源端子５及び９に接
続し、トランジスタ１０のエミツタを抵抗器１２
及び１３の直列回路を介してトランジスタ１１の
エミツタに接続し、この抵抗器１２及び１３の接
続点をスピーカ等の負荷１４を介して接地し、又
この抵抗器１２及び１３の接続点を負帰還回路を
構成する抵抗器１５を介して演算増幅回路２の負
入力端子に接続し、この負入力端子を抵抗器
１６を介して接地する。
斯る第１図トランジスタ出力増幅回路に於い
て、無信号状態におけるトランジスタ７，６，１
１及び１０の夫々のコレクタ電流をI1，I2，I3及
びI4とすると、ベース電流を無視すれば I1＝I2＝Ｉ …(1) I3＝I4 …(2) となる。トランジスタ７，６，１１及び１０の
夫々の電流増幅率をhfe1，hfe2，hfe3及びhfe4と
すれば、トランジスタ７及び１１の夫々のベース
電流は等しく且つトランジスタ６及び１０の夫々
のベース電流は等しいので、 Ｉ／ｈｆｅ１＝Ｉ３／ｈｆｅ３ …(3) Ｉ／ｈｆｅ２＝Ｉ４／ｈｆｅ４ …(4) となる。従つて I3＝ｈｆｅ３／ｈｆｅ１Ｉ …(5) I4＝ｈｆｅ４／ｈｆｅ２Ｉ …(6) となる。之等(5)及び(6)式と(2)式とより ｈｆｅ３／ｈｆｅ１＝ｈｆｅ４／ｈｆｅ２ …(7) となる。従つて斯る第１図トランジスタ出力増幅
回路によれば(7)式が満足される様に後段のトラン
ジスタ１１及び１０のバイアス電流が自動的に決
定されるものである。即ち各トランジスタ７，
６，１１及び１０の電流増幅率が例えば ｈｆｅ３／ｈｆｅ１＞ｈｆｅ４／ｈｆｅ２ という関係にあるとトランジスタ６においてはコ
レクタ電流は増加することなくベース電流のみが
増加してこのトランジスタ６が飽和状態となりみ
かけ上その電流増幅率hfe2が小さくなつてhfe4／
hfe2が大きくなる様に動作する。この場合抵抗器
１２及び１３の接続点は零電位に抑えられている
から上述とは逆に後段のトランジスタ１１が飽和
状態となりみかけ上その電流増幅率hfe3が小さく
なつてhfe3／hfe1が小さくなる様に動作する様な
ことはない。上述とは逆に ｈｆｅ３／ｈｆｅ１＜ｈｆｅ４／ｈｆｅ２ という関係にあるとトランジスタ７においてはコ
レクタ電流は増加することなくベース電流のみが
増加してこのトランジスタ７が飽和状態となり、
みかけ上その電流増幅率hfe1が小さくなつて
hfe3／hfe1が大きくなる様に動作する。この場合
も上述同様の理由により後段のトランジスタ１０
が飽和状態となりみかけ上その電流増幅率hfe4が
小さくなつてhfe4／hfe2が小さくなる様に動作す
ることはない。従つて第１図によればｈｆｅ３／ｈｆｅ
１とｈｆｅ４／ｈｆｅ２ とのうちのいずれか小さい方の値に依つて後段の
トランジスタ１１及び１０のコレクタ電流I3及び
I4の大きさが決まり、この前段のトランジスタ７
及び６の電流増幅率と後段のトランジスタ１１及
び１０の電流増幅率との比をある値以下にすれば
後段のトランジスタ１１及び１０のバイアス電流
を自動的にある値以下に抑えることができ、又バ
イアス電流が絶対に零にならない様にすることが
できる。この第１図の増幅動作を説明すると、入
力端子１に供給される入力信号によりトランジス
タ６のエミツタ電圧が下がるときは、トランジス
タ６のベース電流は増加し、従つてトランジスタ
７のコレクタ電流も増加してＩ＋i1（i1は増加
分）となる。トランジスタ７のコレクタ電流が増
加すると定電流回路８の電圧降下が大きくなり、
トランジスタ７の順バイアスが小さくなつてトラ
ンジスタ７のベース電流は減少する。従つて、ト
ランジスタ６のベース電流即ちトランジスタ１０
のベース電流が増加することによりトランジスタ
１０のコレクタ・エミツタ間インピーダンスは小
さくなり、トランジスタ７のベース電流即ちトラ
ンジスタ１１のベース電流が減少することにより
トランジスタ１１のコレクタ・エミツタ間インピ
ーダンスは大きくなり出力端即ち抵抗器１２及び
１３の接続点の電位は下がる。
て、無信号状態におけるトランジスタ７，６，１
１及び１０の夫々のコレクタ電流をI1，I2，I3及
びI4とすると、ベース電流を無視すれば I1＝I2＝Ｉ …(1) I3＝I4 …(2) となる。トランジスタ７，６，１１及び１０の
夫々の電流増幅率をhfe1，hfe2，hfe3及びhfe4と
すれば、トランジスタ７及び１１の夫々のベース
電流は等しく且つトランジスタ６及び１０の夫々
のベース電流は等しいので、 Ｉ／ｈｆｅ１＝Ｉ３／ｈｆｅ３ …(3) Ｉ／ｈｆｅ２＝Ｉ４／ｈｆｅ４ …(4) となる。従つて I3＝ｈｆｅ３／ｈｆｅ１Ｉ …(5) I4＝ｈｆｅ４／ｈｆｅ２Ｉ …(6) となる。之等(5)及び(6)式と(2)式とより ｈｆｅ３／ｈｆｅ１＝ｈｆｅ４／ｈｆｅ２ …(7) となる。従つて斯る第１図トランジスタ出力増幅
回路によれば(7)式が満足される様に後段のトラン
ジスタ１１及び１０のバイアス電流が自動的に決
定されるものである。即ち各トランジスタ７，
６，１１及び１０の電流増幅率が例えば ｈｆｅ３／ｈｆｅ１＞ｈｆｅ４／ｈｆｅ２ という関係にあるとトランジスタ６においてはコ
レクタ電流は増加することなくベース電流のみが
増加してこのトランジスタ６が飽和状態となりみ
かけ上その電流増幅率hfe2が小さくなつてhfe4／
hfe2が大きくなる様に動作する。この場合抵抗器
１２及び１３の接続点は零電位に抑えられている
から上述とは逆に後段のトランジスタ１１が飽和
状態となりみかけ上その電流増幅率hfe3が小さく
なつてhfe3／hfe1が小さくなる様に動作する様な
ことはない。上述とは逆に ｈｆｅ３／ｈｆｅ１＜ｈｆｅ４／ｈｆｅ２ という関係にあるとトランジスタ７においてはコ
レクタ電流は増加することなくベース電流のみが
増加してこのトランジスタ７が飽和状態となり、
みかけ上その電流増幅率hfe1が小さくなつて
hfe3／hfe1が大きくなる様に動作する。この場合
も上述同様の理由により後段のトランジスタ１０
が飽和状態となりみかけ上その電流増幅率hfe4が
小さくなつてhfe4／hfe2が小さくなる様に動作す
ることはない。従つて第１図によればｈｆｅ３／ｈｆｅ
１とｈｆｅ４／ｈｆｅ２ とのうちのいずれか小さい方の値に依つて後段の
トランジスタ１１及び１０のコレクタ電流I3及び
I4の大きさが決まり、この前段のトランジスタ７
及び６の電流増幅率と後段のトランジスタ１１及
び１０の電流増幅率との比をある値以下にすれば
後段のトランジスタ１１及び１０のバイアス電流
を自動的にある値以下に抑えることができ、又バ
イアス電流が絶対に零にならない様にすることが
できる。この第１図の増幅動作を説明すると、入
力端子１に供給される入力信号によりトランジス
タ６のエミツタ電圧が下がるときは、トランジス
タ６のベース電流は増加し、従つてトランジスタ
７のコレクタ電流も増加してＩ＋i1（i1は増加
分）となる。トランジスタ７のコレクタ電流が増
加すると定電流回路８の電圧降下が大きくなり、
トランジスタ７の順バイアスが小さくなつてトラ
ンジスタ７のベース電流は減少する。従つて、ト
ランジスタ６のベース電流即ちトランジスタ１０
のベース電流が増加することによりトランジスタ
１０のコレクタ・エミツタ間インピーダンスは小
さくなり、トランジスタ７のベース電流即ちトラ
ンジスタ１１のベース電流が減少することにより
トランジスタ１１のコレクタ・エミツタ間インピ
ーダンスは大きくなり出力端即ち抵抗器１２及び
１３の接続点の電位は下がる。
又トランジスタ６のエミツタ電圧が上がるとき
は、逆にトランジスタ１０のベース電流が減少す
ることによりトランジスタ１０のコレクタ・エミ
ツタ間インピーダンスは大きくなり、トランジス
タ１１のベース電流が増加することによりトラン
ジスタ１１のコレクタ・エミツタ間インピーダン
スは小さくなり、出力端即ち抵抗器１２及び１３
の接続点の電位は上がる。
は、逆にトランジスタ１０のベース電流が減少す
ることによりトランジスタ１０のコレクタ・エミ
ツタ間インピーダンスは大きくなり、トランジス
タ１１のベース電流が増加することによりトラン
ジスタ１１のコレクタ・エミツタ間インピーダン
スは小さくなり、出力端即ち抵抗器１２及び１３
の接続点の電位は上がる。
斯る第１図従来例に依れば直流バイアス電流は
トランジスタの電流増幅率によつて自動的に決ま
り、温度変化等に影響されないので安定な動作を
期待でき、更に後段のトランジスタ１１，１０の
バイアス電流が絶対に零にならない様にでき即ち
いずれもカツトオフしないのでスイツチング歪が
生じない利益がある。
トランジスタの電流増幅率によつて自動的に決ま
り、温度変化等に影響されないので安定な動作を
期待でき、更に後段のトランジスタ１１，１０の
バイアス電流が絶対に零にならない様にでき即ち
いずれもカツトオフしないのでスイツチング歪が
生じない利益がある。
然しながら斯る第１図従来例に於いては後段ト
ランジスタ１１及び１０が１段なので駆動段側か
ら見た出力増幅回路の入力インピーダンスが小さ
く帰還量が小さくなりこの為出力信号の歪が大と
なる欠点がある。
ランジスタ１１及び１０が１段なので駆動段側か
ら見た出力増幅回路の入力インピーダンスが小さ
く帰還量が小さくなりこの為出力信号の歪が大と
なる欠点がある。
斯る欠点を除去する為、第２図に示す如く後段
のトランジスタとしてダーリントン接続した複合
トランジスタを使用することが考えられる。この
第２図に於いて第１図に対応する部分に同一符号
を付し、その詳細説明は省略する。
のトランジスタとしてダーリントン接続した複合
トランジスタを使用することが考えられる。この
第２図に於いて第１図に対応する部分に同一符号
を付し、その詳細説明は省略する。
即ちこの第２図に於いてはnpn形トランジスタ
１７ａ及び１７ｂをダーリントン接続してnpn形
の複合トランジスタ１７として第１図のトランジ
スタ１１に対応させ、又pnp形トランジスタ１８
ａ及び１８ｂをダーリントン接続してpnp形の複
合トランジスタ１８として第１図のトランジスタ
１０に対応させ、トランジスタ１７ａのエミツタ
を抵抗器１９を介して接続し、又トランジスタ１
８ｂのエミツタを抵抗器１２及び１３の直列回路
を介してトランジスタ１７ｂのエミツタに接続
し、その他は第１図と同様に構成したものであ
る。
１７ａ及び１７ｂをダーリントン接続してnpn形
の複合トランジスタ１７として第１図のトランジ
スタ１１に対応させ、又pnp形トランジスタ１８
ａ及び１８ｂをダーリントン接続してpnp形の複
合トランジスタ１８として第１図のトランジスタ
１０に対応させ、トランジスタ１７ａのエミツタ
を抵抗器１９を介して接続し、又トランジスタ１
８ｂのエミツタを抵抗器１２及び１３の直列回路
を介してトランジスタ１７ｂのエミツタに接続
し、その他は第１図と同様に構成したものであ
る。
斯る第２図に於いてはトランジスタ１７ａ及び
１８ａについては第１図のトランジスタ１１及び
１０と同様に動作して、カツトオフすることがな
い様にすることができるが、例えば入力信号が正
のときはトランジスタ１８ａに供給されるバイア
ス電流は抵抗器１９を介して全て供給され、複合
トランジスタ１８の終段トランジスタ１８ａのベ
ース電流は零となりこのトランジスタ１８ｂはカ
ツトオフとなり、又入力信号が負のときはトラン
ジスタ１７ａに供給されるバイアス電流は抵抗器
１９を介して全て供給され、複合トランジスタ１
７の終段トランジスタ１７ｂのベース電流は零と
なり、このトランジスタ１７ｂはカツトオフとな
る。即ちこの第２図に於いては駆動段側から見た
入力インピーダンスは大となるが、複合トランジ
スタ１７及び１８の終段トランジスタ１７ｂ及び
１８ｂが交互にカツトオフ状態となるのでスイツ
チング歪を生ずる欠点がある。
１８ａについては第１図のトランジスタ１１及び
１０と同様に動作して、カツトオフすることがな
い様にすることができるが、例えば入力信号が正
のときはトランジスタ１８ａに供給されるバイア
ス電流は抵抗器１９を介して全て供給され、複合
トランジスタ１８の終段トランジスタ１８ａのベ
ース電流は零となりこのトランジスタ１８ｂはカ
ツトオフとなり、又入力信号が負のときはトラン
ジスタ１７ａに供給されるバイアス電流は抵抗器
１９を介して全て供給され、複合トランジスタ１
７の終段トランジスタ１７ｂのベース電流は零と
なり、このトランジスタ１７ｂはカツトオフとな
る。即ちこの第２図に於いては駆動段側から見た
入力インピーダンスは大となるが、複合トランジ
スタ１７及び１８の終段トランジスタ１７ｂ及び
１８ｂが交互にカツトオフ状態となるのでスイツ
チング歪を生ずる欠点がある。
本発明は斯る点に鑑み上述の如きトランジスタ
出力増幅回路の後段にダーリントン接続した複合
トランジスタを使用したときにもスイツチング歪
を生じない様にしたものである。
出力増幅回路の後段にダーリントン接続した複合
トランジスタを使用したときにもスイツチング歪
を生じない様にしたものである。
以下第３図を参照しながら本発明トランジスタ
出力増幅回路の一実施例につき説明しよう。この
第３図に於いて第１図及び第２図に対応する部分
には同一符号を付し、その詳細説明は省略する。
出力増幅回路の一実施例につき説明しよう。この
第３図に於いて第１図及び第２図に対応する部分
には同一符号を付し、その詳細説明は省略する。
第３図例に於いては第２図に於いてトランジス
タ６のコレクタを所定電圧の電池２０を介してト
ランジスタ７のコレクタに接続し、又ダーリント
ン接続された複合トランジスタ１７のトランジス
タ１７ａのエミツタ及びトランジスタ１７ｂのベ
ースの接続点を定電流回路を構成する電界効果ト
ランジスタ２１のドレインに接続し、この電界効
果トランジスタ２１のソースを電流可変用の可変
抵抗器２２を介して複合トランジスタ１８のトラ
ンジスタ１８ａのエミツタ及びトランジスタ１８
ｂのベースの接続点に接続し、又このトランジス
タ１８ａのエミツタ及びトランジスタ１８ｂのベ
ースの接続点をこの電界効果トランジスタ２１の
ゲートに接続する。その他は第２図同様に構成す
る。
タ６のコレクタを所定電圧の電池２０を介してト
ランジスタ７のコレクタに接続し、又ダーリント
ン接続された複合トランジスタ１７のトランジス
タ１７ａのエミツタ及びトランジスタ１７ｂのベ
ースの接続点を定電流回路を構成する電界効果ト
ランジスタ２１のドレインに接続し、この電界効
果トランジスタ２１のソースを電流可変用の可変
抵抗器２２を介して複合トランジスタ１８のトラ
ンジスタ１８ａのエミツタ及びトランジスタ１８
ｂのベースの接続点に接続し、又このトランジス
タ１８ａのエミツタ及びトランジスタ１８ｂのベ
ースの接続点をこの電界効果トランジスタ２１の
ゲートに接続する。その他は第２図同様に構成す
る。
この第３図に於いてトランジスタ１７ａ，１８
ａ，１７ｂ及び１８ｂの夫々の電流増幅率を
hfe5，hfe6，hfe7及びhfe8としたとき、静止時に
電界効果トランジスタ２１の構成する定電流回路
の定電流値ＩCを所定値としたときこの静止時に
於いてはトランジスタ１７ａのベース電流は
Ｉ／ｈｆｅ１、トランジスタ１７ａのコレクタ電流はＩ
／ｈｆｅ１ ×hfe5、トランジスタ１７ｂのベース電流は Ｉ／ｈｆｅ１×hfe5×Ｉ／ｈｆｅ７、 トランジスタ１７ｂのコレクタ電流はＩ／ｈｆｅ１×hf
e5 となる。又この場合、電界効果トランジスタ２１
が構成する定電流回路の定電流値ＩCを ＩC＝Ｉ／ｈｆｅ１×hfe5（１−１／ｈｆｅ７） とする。
ａ，１７ｂ及び１８ｂの夫々の電流増幅率を
hfe5，hfe6，hfe7及びhfe8としたとき、静止時に
電界効果トランジスタ２１の構成する定電流回路
の定電流値ＩCを所定値としたときこの静止時に
於いてはトランジスタ１７ａのベース電流は
Ｉ／ｈｆｅ１、トランジスタ１７ａのコレクタ電流はＩ
／ｈｆｅ１ ×hfe5、トランジスタ１７ｂのベース電流は Ｉ／ｈｆｅ１×hfe5×Ｉ／ｈｆｅ７、 トランジスタ１７ｂのコレクタ電流はＩ／ｈｆｅ１×hf
e5 となる。又この場合、電界効果トランジスタ２１
が構成する定電流回路の定電流値ＩCを ＩC＝Ｉ／ｈｆｅ１×hfe5（１−１／ｈｆｅ７） とする。
又トランジスタ１８ｂのコレクタ電流はトラン
ジスタ１７ｂのコレクタ電流に等しくＩ／ｈｆｅ１×hf
e5 であり、又トランジスタ１７ｂのベース電流は Ｉ／ｈｆｅ１×hfe5×１／ｈｆｅ８、 トランジスタ１８ａのコレクタ電流は Ｉ／ｈｆｅ１×hfe5×１／ｈｆｅ８＋ＩC、 トランジスタ１８ａのベース電流は （Ｉ／ｈｆｅ１×hfe5×１／ｈｆｅ８＋ＩC）×１
／ｈｆｅ６＝Ｉ／ｈｆｅ２ であり、トランジスタ６のベースにはトランジス
タ１８ａのコレクタ電流を維持するようにベース
電流が流れ、これはＩ／ｈｆｅ２と等しくなるようにhf
e2 が変化して一致すると考えられる。
ジスタ１７ｂのコレクタ電流に等しくＩ／ｈｆｅ１×hf
e5 であり、又トランジスタ１７ｂのベース電流は Ｉ／ｈｆｅ１×hfe5×１／ｈｆｅ８、 トランジスタ１８ａのコレクタ電流は Ｉ／ｈｆｅ１×hfe5×１／ｈｆｅ８＋ＩC、 トランジスタ１８ａのベース電流は （Ｉ／ｈｆｅ１×hfe5×１／ｈｆｅ８＋ＩC）×１
／ｈｆｅ６＝Ｉ／ｈｆｅ２ であり、トランジスタ６のベースにはトランジス
タ１８ａのコレクタ電流を維持するようにベース
電流が流れ、これはＩ／ｈｆｅ２と等しくなるようにhf
e2 が変化して一致すると考えられる。
入力信号が供給されてトランジスタ１７ｂのコ
レクタ電流が増大しても電界効果トランジスタ２
１が構成する定電流回路の定電流ＩCもトランジ
スタ１８ａのベース電流及びコレクタ電流も上述
静止時と同じ状態であるから自動的にトランジス
タ１８ｂのベース電流が定まると共にこのコレク
タ電流も定まる。又この逆に入力信号に依りトラ
ンジスタ１８ｂのコレクタ電流が増大したときに
も、定電流ＩCもトランジスタ１７ａのベース電
流及びコレクタ電流も静止時と同じ状態であり、
自動的にトランジスタ１７ｂのベース電流が定ま
ると共にこのコレクタ電流も定まる。従つてダー
リントン接続された複合トランジスタ１７及び１
８の終段トランジスタ１７ｂ及び１８ｂはカツト
オフすることがなくスイツチング歪を生ずること
がない。
レクタ電流が増大しても電界効果トランジスタ２
１が構成する定電流回路の定電流ＩCもトランジ
スタ１８ａのベース電流及びコレクタ電流も上述
静止時と同じ状態であるから自動的にトランジス
タ１８ｂのベース電流が定まると共にこのコレク
タ電流も定まる。又この逆に入力信号に依りトラ
ンジスタ１８ｂのコレクタ電流が増大したときに
も、定電流ＩCもトランジスタ１７ａのベース電
流及びコレクタ電流も静止時と同じ状態であり、
自動的にトランジスタ１７ｂのベース電流が定ま
ると共にこのコレクタ電流も定まる。従つてダー
リントン接続された複合トランジスタ１７及び１
８の終段トランジスタ１７ｂ及び１８ｂはカツト
オフすることがなくスイツチング歪を生ずること
がない。
以上述べた如く本発明に依れば第１図同様の作
用効果があると共に後段トランジスタをダーリン
トン接続された複合トランジスタで構成している
ので駆動段側から見た出力増幅回路の入力インピ
ーダンスが大きくなり帰還量が大きくなるので出
力信号の歪を小さくすることができる。
用効果があると共に後段トランジスタをダーリン
トン接続された複合トランジスタで構成している
ので駆動段側から見た出力増幅回路の入力インピ
ーダンスが大きくなり帰還量が大きくなるので出
力信号の歪を小さくすることができる。
又第４図及び第５図は夫々本発明の他の実施例
を示す。この第４図及び第５図に於いて第３図に
対応する部分には同一符号を付し、その詳細説明
は省略する。
を示す。この第４図及び第５図に於いて第３図に
対応する部分には同一符号を付し、その詳細説明
は省略する。
第４図例は第３図例に於いて電源端子９とトラ
ンジスタ１７ａのエミツタ及びトランジスタ１７
ｂのベースの接続点との間に定電流回路２３を設
けると共にトランジスタ１８ａのエミツタ及びト
ランジスタ１８ｂのベースの接続点と電源端子５
との間に定電流回路２４を設け、電界効果トラン
ジスタ２１より成る定電流回路の定電流設定を容
易にする様にし、更にこれによりブリーダー電流
を流して安定にし、トランジスタの電流増幅率が
ばらついたものをも使用できる様にしたものであ
る。この第４図に於いても第３図同様の作用効果
があることは容易に理解できよう。
ンジスタ１７ａのエミツタ及びトランジスタ１７
ｂのベースの接続点との間に定電流回路２３を設
けると共にトランジスタ１８ａのエミツタ及びト
ランジスタ１８ｂのベースの接続点と電源端子５
との間に定電流回路２４を設け、電界効果トラン
ジスタ２１より成る定電流回路の定電流設定を容
易にする様にし、更にこれによりブリーダー電流
を流して安定にし、トランジスタの電流増幅率が
ばらついたものをも使用できる様にしたものであ
る。この第４図に於いても第３図同様の作用効果
があることは容易に理解できよう。
又第５図は後段トランジスタとして３段のダー
リントン接続された複合トランジスタを使用する
様にしたものである。この第５図に於いては３個
のnpn形トランジスタ１７ａ，１７ｂ及び１７ｃ
をダーリントン接続して複合トランジスタ１７を
構成し、又３個のpnp形トランジスタ１８ａ，１
８ｂ及び１８ｃをダーリントン接続して複合トラ
ンジスタ１８を構成し、トランジスタ７のベース
をトランジスタ１７ａのベースに接続し、トラン
ジスタ１７ａ，１７ｂ及び１７ｃの夫々のコレク
タを電源端子９に接続し、又トランジスタ６のベ
ースをトランジスタ１８ａのベースに接続し、ト
ランジスタ１８ａ，１８ｂ及び１８ｃの夫々のコ
レクタを電源端子５に接続する。又トランジスタ
１７ａのエミツタ及びトランジスタ１７ｂのベー
スの接続点を定電流回路２５を介してトランジス
タ１８ａのエミツタ及びトランジスタ１８ｂのベ
ースの接続点に接続し、トランジスタ１７ｂのエ
ミツタ及びトランジスタ１７ｃのベースの接続点
を定電流回路を構成する電界効果トランジスタ２
１のドレインに接続し、この電界効果トランジス
タ２１のソースを電流可変用の可変抵抗器２２を
介してトランジスタ１８ｂのエミツタ及びトラン
ジスタ１８ｃのベースの接続点に接続し、このト
ランジスタ１８ｂのエミツタ及びトランジスタ１
８ｃのベースの接続点をこの電界効果トランジス
タ２１のゲートに接続し、電源端子９を定電流回
路２３を介してトランジスタ１７ｂのエミツタ及
びトランジスタ１７ｃのベースの接続点に接続
し、又トランジスタ１８ｂのエミツタ及びトラン
ジスタ１８ｃのベースの接続点を定電流回路２４
を介して電源端子５に接続し、トランジスタ１７
ｃのエミツタを抵抗器１３及び１２の直列回路を
介してトランジスタ１８ｃのエミツタに接続し、
その他は第３図と同様に構成したものである。斯
る第５図に於いては第３図に於いて、複合トラン
ジスタ１７及び１８を３段ダーリントン接続の複
合トランジスタを使用したものであり電界効果ト
ランジスタ２１より成る定電流回路及び定電流回
路２５の夫々の電流値を所定の値に選定すること
により第３図同様に動作をし、第３図同様の作用
効果が得られることは容易に理解できよう。
リントン接続された複合トランジスタを使用する
様にしたものである。この第５図に於いては３個
のnpn形トランジスタ１７ａ，１７ｂ及び１７ｃ
をダーリントン接続して複合トランジスタ１７を
構成し、又３個のpnp形トランジスタ１８ａ，１
８ｂ及び１８ｃをダーリントン接続して複合トラ
ンジスタ１８を構成し、トランジスタ７のベース
をトランジスタ１７ａのベースに接続し、トラン
ジスタ１７ａ，１７ｂ及び１７ｃの夫々のコレク
タを電源端子９に接続し、又トランジスタ６のベ
ースをトランジスタ１８ａのベースに接続し、ト
ランジスタ１８ａ，１８ｂ及び１８ｃの夫々のコ
レクタを電源端子５に接続する。又トランジスタ
１７ａのエミツタ及びトランジスタ１７ｂのベー
スの接続点を定電流回路２５を介してトランジス
タ１８ａのエミツタ及びトランジスタ１８ｂのベ
ースの接続点に接続し、トランジスタ１７ｂのエ
ミツタ及びトランジスタ１７ｃのベースの接続点
を定電流回路を構成する電界効果トランジスタ２
１のドレインに接続し、この電界効果トランジス
タ２１のソースを電流可変用の可変抵抗器２２を
介してトランジスタ１８ｂのエミツタ及びトラン
ジスタ１８ｃのベースの接続点に接続し、このト
ランジスタ１８ｂのエミツタ及びトランジスタ１
８ｃのベースの接続点をこの電界効果トランジス
タ２１のゲートに接続し、電源端子９を定電流回
路２３を介してトランジスタ１７ｂのエミツタ及
びトランジスタ１７ｃのベースの接続点に接続
し、又トランジスタ１８ｂのエミツタ及びトラン
ジスタ１８ｃのベースの接続点を定電流回路２４
を介して電源端子５に接続し、トランジスタ１７
ｃのエミツタを抵抗器１３及び１２の直列回路を
介してトランジスタ１８ｃのエミツタに接続し、
その他は第３図と同様に構成したものである。斯
る第５図に於いては第３図に於いて、複合トラン
ジスタ１７及び１８を３段ダーリントン接続の複
合トランジスタを使用したものであり電界効果ト
ランジスタ２１より成る定電流回路及び定電流回
路２５の夫々の電流値を所定の値に選定すること
により第３図同様に動作をし、第３図同様の作用
効果が得られることは容易に理解できよう。
尚本発明は上述実施例に限ることなく本発明の
要旨を逸脱することなく、その他種々の構成が取
り得ることは勿論である。
要旨を逸脱することなく、その他種々の構成が取
り得ることは勿論である。
第１図及び第２図は夫々従来のトランジスタ出
力増幅回路の例を示す構成図、第３図は本発明ト
ランジスタ出力増幅回路の一実施例を示す構成
図、第４図及び第５図は夫々本発明の他の実施例
を示す構成図である。 １は入力端子、２は演算増幅回路、３，６及び
７は夫々トランジスタ、５及び９は夫々の電源端
子、８は定電流回路、１４は負荷、１７及び１８
は夫々ダーリントン接続した複合トランジスタ、
２１は定電流回路を構成する電界効果トランジス
タである。
力増幅回路の例を示す構成図、第３図は本発明ト
ランジスタ出力増幅回路の一実施例を示す構成
図、第４図及び第５図は夫々本発明の他の実施例
を示す構成図である。 １は入力端子、２は演算増幅回路、３，６及び
７は夫々トランジスタ、５及び９は夫々の電源端
子、８は定電流回路、１４は負荷、１７及び１８
は夫々ダーリントン接続した複合トランジスタ、
２１は定電流回路を構成する電界効果トランジス
タである。
Claims (1)
- １ pnp形の第１のトランジスタのコレクタ側と
npn形の第２のトランジスタのコレクタ側とを接
続し、全体としてpnp形にダーリントン接続され
た第１の複合トランジスタのエミツタ側と全体と
してnpn形にダーリントン接続された第２の複合
トランジスタのエミツタ側とを接続し、上記第１
のトランジスタのベース側と上記第１の複合トラ
ンジスタのベース側とを接続し、上記第２のトラ
ンジスタのベース側と上記第２の複合トランジス
タのベース側とを接続し、上記第１又は第２のト
ランジスタのエミツタ側より入力端を導出し、上
記第１及び第２の複合トランジスタのエミツタ側
の接続点より出力端を導出したトランジスタ出力
増幅回路に於いて、上記第１及び第２の複合トラ
ンジスタを構成する終段トランジスタ以外の対応
トランジスタの夫々のエミツタ側間に定電流回路
を接続したことを特徴とするトランジスタ出力増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1705880A JPS56114410A (en) | 1980-02-14 | 1980-02-14 | Transistor amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1705880A JPS56114410A (en) | 1980-02-14 | 1980-02-14 | Transistor amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56114410A JPS56114410A (en) | 1981-09-09 |
| JPS6244721B2 true JPS6244721B2 (ja) | 1987-09-22 |
Family
ID=11933378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1705880A Granted JPS56114410A (en) | 1980-02-14 | 1980-02-14 | Transistor amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56114410A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3768655D1 (de) * | 1986-11-21 | 1991-04-18 | Takafumi Kasai | Verstaerker mit einer konstantstromvorspannungsschaltung. |
-
1980
- 1980-02-14 JP JP1705880A patent/JPS56114410A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56114410A (en) | 1981-09-09 |
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