JPS6246498A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6246498A JPS6246498A JP60184241A JP18424185A JPS6246498A JP S6246498 A JPS6246498 A JP S6246498A JP 60184241 A JP60184241 A JP 60184241A JP 18424185 A JP18424185 A JP 18424185A JP S6246498 A JPS6246498 A JP S6246498A
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- fuse
- emitter follower
- memory cell
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は冗長性を有する半導体メモリに係り、特に高集
積化に適した半導体メモリに関する。
積化に適した半導体メモリに関する。
従来冗長性を有する半導体メモリにおいては、アイエス
エスシーシーダイジェストオブテクニカルペーパーズ第
４８頁〜第４９頁ｒ６４Ｋｂ冗長性を有するイージーエ
ルラムＪ （ＩＳＳＣＣ（１９８５年） Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ。
エスシーシーダイジェストオブテクニカルペーパーズ第
４８頁〜第４９頁ｒ６４Ｋｂ冗長性を有するイージーエ
ルラムＪ （ＩＳＳＣＣ（１９８５年） Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ。
Ｐ４８−Ｐ４９ ”６４Ｋｂ ＥＣＬ ＲＡＭ
ｗｉｔｈＲｅｄｕｎｄａｎｃｙ”）で論じられている
ようにアドレス比較方式が用いＩられていた。以下第１
０図を用いて、アドレス比較方式について説明する。
ｗｉｔｈＲｅｄｕｎｄａｎｃｙ”）で論じられている
ようにアドレス比較方式が用いＩられていた。以下第１
０図を用いて、アドレス比較方式について説明する。
第１０図は、アドレス比較方式を用いた冗長性を有する
半導体メモリの構成を示している。Ｘアドレス信号、Ｙ
アドレス信号はそれぞれＸデコーダ１０１とＹデコーダ
１０２によってデコードされ１本体メモリセルアレー１
０５のなかのメモリセルを１つ選択する。選択されたメ
モリセルから読み出し信号は、センス回路１０７で検出
され。
半導体メモリの構成を示している。Ｘアドレス信号、Ｙ
アドレス信号はそれぞれＸデコーダ１０１とＹデコーダ
１０２によってデコードされ１本体メモリセルアレー１
０５のなかのメモリセルを１つ選択する。選択されたメ
モリセルから読み出し信号は、センス回路１０７で検出
され。
データ出力Ｄ／○が出力される。また、本体メモリセル
アレー１０５に不良メモリセルが発見さ九た場合は、不
良メモリセルを選択するアドレス情報をＰＲＯ阿（Ｐｒ
ｏｇｒａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒ
ｙ）１０４に書き込む。そして、入力されたアドレス情
報とＦＲＯＭ １０４からの不良メモリセルを選択する
アドレス情報をアドレス比較回路１０３で比較し、両者
が一致した時には本体メモリセルアレ−１０５が選択さ
れないように、メデコーダ１０１に選択禁止信号ＳＤを
出力すると同時に、予備行１０６を選択し、不良ビット
を救済するようにしている。なお１０図では予備行１０
６のみを示しているが、列方向に対しても同様に、予備
列を設けることが可能である。
アレー１０５に不良メモリセルが発見さ九た場合は、不
良メモリセルを選択するアドレス情報をＰＲＯ阿（Ｐｒ
ｏｇｒａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒ
ｙ）１０４に書き込む。そして、入力されたアドレス情
報とＦＲＯＭ １０４からの不良メモリセルを選択する
アドレス情報をアドレス比較回路１０３で比較し、両者
が一致した時には本体メモリセルアレ−１０５が選択さ
れないように、メデコーダ１０１に選択禁止信号ＳＤを
出力すると同時に、予備行１０６を選択し、不良ビット
を救済するようにしている。なお１０図では予備行１０
６のみを示しているが、列方向に対しても同様に、予備
列を設けることが可能である。
しかし、アドレス比較方式では１行（列）方向のアドレ
ス入力の数をｍ、予備行（列）の行（列）数をｎとする
とｍＸｎ個のアドレス比較回路とＦＲＯＭを設ける必要
があるため、消費電力及びチップ面積が大きくなり、高
集積化を妨げていた。
ス入力の数をｍ、予備行（列）の行（列）数をｎとする
とｍＸｎ個のアドレス比較回路とＦＲＯＭを設ける必要
があるため、消費電力及びチップ面積が大きくなり、高
集積化を妨げていた。
本発明の目的は、高集積化に適した冗長性を有する半導
体メモリを提供することにある。
体メモリを提供することにある。
上記の目的を達成するために、本発明では本体メモリセ
ルアレーの行（列）を選択駆動する回路の出カニミッタ
水ロワのベースに電気的接続を断つ手段を設け、不良ビ
ットを選択しないようにしている。これにより、前記ア
ドレス比較方式で必要であったアドレス比較回路及びＦ
ＲＯＭが不要になり、高集積化が可能になる。
ルアレーの行（列）を選択駆動する回路の出カニミッタ
水ロワのベースに電気的接続を断つ手段を設け、不良ビ
ットを選択しないようにしている。これにより、前記ア
ドレス比較方式で必要であったアドレス比較回路及びＦ
ＲＯＭが不要になり、高集積化が可能になる。
以下本発明の実施例によって詳細に説明する６第１図は
、本発明の基本概念を説明するための実施例を示した図
である。Ｘアドレス信号、Ｙアドレス信号はそれぞれＸ
デコーダ１１．Ｙデコーダ１２によってデコードされ、
本体メモリセルアレー１４のなかからメモリセルが１つ
選択される。
、本発明の基本概念を説明するための実施例を示した図
である。Ｘアドレス信号、Ｙアドレス信号はそれぞれＸ
デコーダ１１．Ｙデコーダ１２によってデコードされ、
本体メモリセルアレー１４のなかからメモリセルが１つ
選択される。
選択されたメモリセルからの読み出し信号は、センス回
路１６で検出され、データ出力信号Ｄ１０が出力される
。また、本体メモリセルアレー１４に不良メモリセルが
発見された場合は、まず、不良メモリセルが選択されな
いように、不良メモリセルが含まれる行を駆動するエミ
ッタホロワ例えばエミッタホロワ１８のベースに接続さ
れているフユーズ１７を例えばレーザーによって切断す
る。
路１６で検出され、データ出力信号Ｄ１０が出力される
。また、本体メモリセルアレー１４に不良メモリセルが
発見された場合は、まず、不良メモリセルが選択されな
いように、不良メモリセルが含まれる行を駆動するエミ
ッタホロワ例えばエミッタホロワ１８のベースに接続さ
れているフユーズ１７を例えばレーザーによって切断す
る。
次に、不良メモリセルが選択されるアドレス信号に対し
て、予備行１５が選択されるようにする。
て、予備行１５が選択されるようにする。
これは、例えば特開昭５７−１９８５９９公報にあるよ
うに、予備デコーダ１３をヒユーズによりプログラムす
ることで達成できる。このように、本発明によればアド
レス比較回路及びＰＲＯＮを設けることなしに、不良ビ
ットを救済することができるので、高集積化が可能にな
る。
うに、予備デコーダ１３をヒユーズによりプログラムす
ることで達成できる。このように、本発明によればアド
レス比較回路及びＰＲＯＮを設けることなしに、不良ビ
ットを救済することができるので、高集積化が可能にな
る。
第２図も本発明の実施例であり、ワイアードオア形デコ
ーダに適用した例である。ワイアードオア形デコーダ２
１は、負荷抵抗２２．トランジスタ２３，２４．定電流
源２５から構成される。トランジスタ２３のベースはデ
コード線に接続され、デコード線の電位が参照電位ｖＩ
ＩＩｌより低い時だけ、ワード線ＷＬは高電位となり選
択状態になる。
ーダに適用した例である。ワイアードオア形デコーダ２
１は、負荷抵抗２２．トランジスタ２３，２４．定電流
源２５から構成される。トランジスタ２３のベースはデ
コード線に接続され、デコード線の電位が参照電位ｖＩ
ＩＩｌより低い時だけ、ワード線ＷＬは高電位となり選
択状態になる。
ＬＣｌはＬｏｗクランプ回路であり、フユーズ１７を切
断した時にワード線ＷＬの電位を正常に非選択電位にク
ランプするためのものである。
断した時にワード線ＷＬの電位を正常に非選択電位にク
ランプするためのものである。
第３図も本発明の実施例であり、トランジスタゲート形
デコーダに適用した例である。トランジスタゲート形デ
コーダ３１は負荷抵抗３２とマルチエミッタトランジス
タ３３から構成される。マルチエミッタトランジスタ３
３のエミッタはデコード線に接続され、エミッタが接続
されているデコード線がすべて高電位である時だけ、ワ
ード線ＷＬは高電位となり選択状態になる。トランジス
タゲート形デコゴダは前記ワイアードオア形デコーダよ
りも論理段数が少ないため、高速動作が可能である。こ
のデコーダに本発明を適用することで高速化と高集積化
を同時に達成することができる。
デコーダに適用した例である。トランジスタゲート形デ
コーダ３１は負荷抵抗３２とマルチエミッタトランジス
タ３３から構成される。マルチエミッタトランジスタ３
３のエミッタはデコード線に接続され、エミッタが接続
されているデコード線がすべて高電位である時だけ、ワ
ード線ＷＬは高電位となり選択状態になる。トランジス
タゲート形デコゴダは前記ワイアードオア形デコーダよ
りも論理段数が少ないため、高速動作が可能である。こ
のデコーダに本発明を適用することで高速化と高集積化
を同時に達成することができる。
第４図も本発明の実施例であり、５ＢＤ（Ｓｃｈｏｔｔ
ｋｙＢａｒｒｉｅｒ Ｄｉｏｄｅ）形デコーダに適用し
た例である。
ｋｙＢａｒｒｉｅｒ Ｄｉｏｄｅ）形デコーダに適用し
た例である。
ＳＢＤ形デコーダ４１は前記トランジスタゲート形デコ
ーダのマルチエミッタトランジスタ３３を
：５ＢＤ３３で置換えた構成となっており、動作はトラ
ンジステ形デコーダと同じであり、デコード線がすべて
高電位である時だけ、ワード線ＷＬは選択状態になる。
ーダのマルチエミッタトランジスタ３３を
：５ＢＤ３３で置換えた構成となっており、動作はトラ
ンジステ形デコーダと同じであり、デコード線がすべて
高電位である時だけ、ワード線ＷＬは選択状態になる。
ＳＢＤ形デコーダ４１は５ＢＤ４３を用いているので、
負荷抵抗４２につながる寄生容量が小さく、トランジス
タゲート形デコーダより高速な動作が可能である。ＳＢ
Ｄ形デコーダに本発明を適用することで第３図の実施例
より １もさらに高速化を図ることができる
。
負荷抵抗４２につながる寄生容量が小さく、トランジス
タゲート形デコーダより高速な動作が可能である。ＳＢ
Ｄ形デコーダに本発明を適用することで第３図の実施例
より １もさらに高速化を図ることができる
。
第５，６図も本発明の実施例であり、ダーリントン形ド
ライバ適用した例である。ダーリントン形トライバは２
段のエミッタホロワ５２．５３と抵抗５４かる構成され
る。Ｄｌはデコーダであり、第２図から第４図までもデ
コーダのいづれでもよい。ダーリントン形ドライバは第
１図から第４図の実施例で用いたエミッタホロワ形ドラ
イバよりも１荷駆動能力が大きいので、さらに高速化が
可能である。第５図は１段目のエミッタホロワ５２のベ
ースにフユーズ５１を設けた例である。不良メモリセル
を選択しないようにする方法は、前述のエミッタホロワ
形ドライバの場合と同じであり、フユーズ５１を切断す
ればよい。第６図は２段目のエミッタホロワ５３のベー
スにフユーズ６１を設けた例である。なおＬＣ２，ＬＣ
３はＬｏｗクランプ回路である。
ライバ適用した例である。ダーリントン形トライバは２
段のエミッタホロワ５２．５３と抵抗５４かる構成され
る。Ｄｌはデコーダであり、第２図から第４図までもデ
コーダのいづれでもよい。ダーリントン形ドライバは第
１図から第４図の実施例で用いたエミッタホロワ形ドラ
イバよりも１荷駆動能力が大きいので、さらに高速化が
可能である。第５図は１段目のエミッタホロワ５２のベ
ースにフユーズ５１を設けた例である。不良メモリセル
を選択しないようにする方法は、前述のエミッタホロワ
形ドライバの場合と同じであり、フユーズ５１を切断す
ればよい。第６図は２段目のエミッタホロワ５３のベー
スにフユーズ６１を設けた例である。なおＬＣ２，ＬＣ
３はＬｏｗクランプ回路である。
第７図は、本発明を実際の半導体上に実現した場合の一
例を示している。この例ではフユーズ７２は多結晶シリ
コン形成している。フユーズ７２の一端はベース電極７
３に接続され、もう一端はデコーダ出カフ１に接続され
る。なお７４゜７５はそれぞれエミッタ電極、コレクタ
電極である。またフユーズ７２をコレクタ及びエミッタ
上の多結晶シリコン７６．７７と同時に形成すれば、新
らたに工程を追加する必要はない。もちろん、フユーズ
７２をコレクタ及びエミッタ上の多結晶シリコン７６．
７７と別に形成することも可能である。
例を示している。この例ではフユーズ７２は多結晶シリ
コン形成している。フユーズ７２の一端はベース電極７
３に接続され、もう一端はデコーダ出カフ１に接続され
る。なお７４゜７５はそれぞれエミッタ電極、コレクタ
電極である。またフユーズ７２をコレクタ及びエミッタ
上の多結晶シリコン７６．７７と同時に形成すれば、新
らたに工程を追加する必要はない。もちろん、フユーズ
７２をコレクタ及びエミッタ上の多結晶シリコン７６．
７７と別に形成することも可能である。
第８図は、フユーズを配線材料で形成した例を示してい
る。第８図では、フユーズ８１を第１層目の配線で形成
しているが、多層配線を使用している場合は、第２層目
、第３層目の配線で形成してもよい。
る。第８図では、フユーズ８１を第１層目の配線で形成
しているが、多層配線を使用している場合は、第２層目
、第３層目の配線で形成してもよい。
以上述べてきた実施例は、メモリセルアレイの行を選択
駆動する回路に適用したものであるが。
駆動する回路に適用したものであるが。
本発明は列と選択駆動する回路にも適用可能である。第
９図にその一例を示す。デコーダＤ２の出力が高電位で
ある時、読み出し電流切換トランジスタ９３．９４のベ
ースが高電位となり、トランジスタ９３，９４を通って
読み出し電流が流れ。
９図にその一例を示す。デコーダＤ２の出力が高電位で
ある時、読み出し電流切換トランジスタ９３．９４のベ
ースが高電位となり、トランジスタ９３，９４を通って
読み出し電流が流れ。
列Ｃ１が選択される。列Ｃ１に含まれるメモリセル例え
ばメモリセル９７に不良が発見された場合はエミッタホ
ロワ９２のベースに接続されているフユーズ９１を切断
し列Ｃ１が選択されないようにする。なおＬＣ４はＬｏ
ｗクランプ回路であり、フユーズ９１を切断した時にエ
ミッタホロワ９２のベースを正常な非選択電位にクラン
プするためのものである。
ばメモリセル９７に不良が発見された場合はエミッタホ
ロワ９２のベースに接続されているフユーズ９１を切断
し列Ｃ１が選択されないようにする。なおＬＣ４はＬｏ
ｗクランプ回路であり、フユーズ９１を切断した時にエ
ミッタホロワ９２のベースを正常な非選択電位にクラン
プするためのものである。
本発明によれば、アドレス比較回路及びＦＲＯＭを設け
ることなしに、不良ビットを選択しないようにできるの
で、高集積化に適した冗長性を有する半導体メモリを提
供することができる。
ることなしに、不良ビットを選択しないようにできるの
で、高集積化に適した冗長性を有する半導体メモリを提
供することができる。
第１図は本発明の基本概念を説明するための実施例を示
した図、第２図は本発明をワイアードオア形デコーダに
適用した実施例を示した図、第３図は本発明をトランジ
スタゲート形デコーダに適用した実施例を示した図、第
４図は本発明をＳＢＤ形デコーダに適用した実施例を示
した図、第５゜６図は本発明をグーリン１−ン形ドライ
バに適用した実施例を示した図、第７，８は本発明を半
導体上に実現した場合の一例を示した図、第９図は本発
明を列を選択駆動する回路に適用した実施例を示した図
、第１０図は従来のアドレス比較方式をＭｌ−ｚｆ＝７
ｃ！％″＆ ’４’ｉ ｔ ’ｌ ’ｔ’ Ｒ＃ ｆｉ
％ ’Ｊ （７）Ｈａ ｔａ：、ｗ Ｌ、 ま
た図。 １１・・・Ｘデコーダ、１２・・・Ｙデコーダ、１３・
・予備デコーダ、１４・・・本体メモリセルアレー、１
５・・・予備行、１６・・・センス回路、１７・・・フ
ユーズ。 １８・・・エミッタホロワ、２１・・・ワイアードオア
形デコーダ、２２，３２．４２・・・負荷抵抗、２３゜
２４・・・トランジスタ、２５・・・定電流源、ＬＣＩ
。 ＬＣ２，ＬＣ３，ＬＣ４・・１ｏ１１クランプ回路、Ｗ
Ｌ・・・ワード線、３１・・・トランジスタゲート形デ
コーダ、３３・・・マルチエミッタトランジスタ、４１
・・・ＳＢＤ形デコーダ、４３・・・ＳＢＤ、Ｄ・・・
デユーダ、５１．６１・・・フユーズ、５２．５３・・
・エミッタホロワ、５４・・・抵抗、７２．８１・・・
フユ−冨１図 Ｙ７ドルスイー号 冨 Ｚ 図 ｆ ｇ 図 第ｑ図
した図、第２図は本発明をワイアードオア形デコーダに
適用した実施例を示した図、第３図は本発明をトランジ
スタゲート形デコーダに適用した実施例を示した図、第
４図は本発明をＳＢＤ形デコーダに適用した実施例を示
した図、第５゜６図は本発明をグーリン１−ン形ドライ
バに適用した実施例を示した図、第７，８は本発明を半
導体上に実現した場合の一例を示した図、第９図は本発
明を列を選択駆動する回路に適用した実施例を示した図
、第１０図は従来のアドレス比較方式をＭｌ−ｚｆ＝７
ｃ！％″＆ ’４’ｉ ｔ ’ｌ ’ｔ’ Ｒ＃ ｆｉ
％ ’Ｊ （７）Ｈａ ｔａ：、ｗ Ｌ、 ま
た図。 １１・・・Ｘデコーダ、１２・・・Ｙデコーダ、１３・
・予備デコーダ、１４・・・本体メモリセルアレー、１
５・・・予備行、１６・・・センス回路、１７・・・フ
ユーズ。 １８・・・エミッタホロワ、２１・・・ワイアードオア
形デコーダ、２２，３２．４２・・・負荷抵抗、２３゜
２４・・・トランジスタ、２５・・・定電流源、ＬＣＩ
。 ＬＣ２，ＬＣ３，ＬＣ４・・１ｏ１１クランプ回路、Ｗ
Ｌ・・・ワード線、３１・・・トランジスタゲート形デ
コーダ、３３・・・マルチエミッタトランジスタ、４１
・・・ＳＢＤ形デコーダ、４３・・・ＳＢＤ、Ｄ・・・
デユーダ、５１．６１・・・フユーズ、５２．５３・・
・エミッタホロワ、５４・・・抵抗、７２．８１・・・
フユ−冨１図 Ｙ７ドルスイー号 冨 Ｚ 図 ｆ ｇ 図 第ｑ図
Claims (1)
- 【特許請求の範囲】 １、情報を記憶する本体メモリと該本体メモリの不良ビ
ット救済用の予備メモリとを有する半導体メモリにおい
て、本体メモリの駆動回路の出力エミッタホロワのベー
スに電気的接続を断つ手段を設けたことを特徴とする半
導体メモリ。 ２、上記電気的接続を断つ手段をフユーズにより実現し
たことを特徴とする特許請求範囲第１項記載の半導体メ
モリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184241A JPS6246498A (ja) | 1985-08-23 | 1985-08-23 | 半導体メモリ |
| US06/893,930 US4733372A (en) | 1985-08-23 | 1986-08-06 | Semiconductor memory having redundancy |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184241A JPS6246498A (ja) | 1985-08-23 | 1985-08-23 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246498A true JPS6246498A (ja) | 1987-02-28 |
Family
ID=16149849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184241A Pending JPS6246498A (ja) | 1985-08-23 | 1985-08-23 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5107748A (en) * | 1989-02-16 | 1992-04-28 | Yamaha Corporation | Touch-response tone controller unit for an electronic musical instrument |
-
1985
- 1985-08-23 JP JP60184241A patent/JPS6246498A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5107748A (en) * | 1989-02-16 | 1992-04-28 | Yamaha Corporation | Touch-response tone controller unit for an electronic musical instrument |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4660179A (en) | Semiconductor memory device with switching for redundant cells | |
| EP0399535A2 (en) | Memory circuit having a redundant memory cell array for replacing faulty cells | |
| EP0110636B1 (en) | Improvements in or relating to semiconductor memories | |
| US4587639A (en) | Static semiconductor memory device incorporating redundancy memory cells | |
| US4554646A (en) | Semiconductor memory device | |
| EP0461430B1 (en) | Individual bit line recovery circuits | |
| US5280451A (en) | Signature circuit for non-volatile memory device | |
| US5991211A (en) | Semiconductor memory device with redundancy control circuits | |
| EP0041603B1 (en) | Read only storage matrix | |
| KR19980080620A (ko) | 다이나믹형 ｒａｍ | |
| US4424582A (en) | Semiconductor memory device | |
| US4733372A (en) | Semiconductor memory having redundancy | |
| EP0149402B1 (en) | Programmable semiconductor memory device | |
| EP0326953A2 (en) | Bicmos write-recovery circuit | |
| US6392956B2 (en) | Semiconductor memory that enables high speed operation | |
| USRE33280E (en) | Semiconductor memory device | |
| JPS6246498A (ja) | 半導体メモリ | |
| US4593383A (en) | Integated circuit memory | |
| JPS62262295A (ja) | ランダム・アクセス・メモリ | |
| US5815457A (en) | Bit line selection decoder for an electronic memory | |
| US5986946A (en) | Method and apparatus for reducing row shut-off time in an interleaved-row memory device | |
| JPS6130360B2 (ja) | ||
| US5173874A (en) | Semiconductor storage device | |
| JPH10208494A (ja) | 記憶装置及び読み出し方法 | |
| JPS63168033A (ja) | バイポ−ラメモリ |