JPS6246558A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6246558A JPS6246558A JP60185723A JP18572385A JPS6246558A JP S6246558 A JPS6246558 A JP S6246558A JP 60185723 A JP60185723 A JP 60185723A JP 18572385 A JP18572385 A JP 18572385A JP S6246558 A JPS6246558 A JP S6246558A
- Authority
- JP
- Japan
- Prior art keywords
- data line
- memory cell
- memory device
- semiconductor memory
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体記憶ｓｍに関するものであり、特に、
半導体記憶装置の高速化及び低消９電力化に適用して有
効な技術に関するものである。
半導体記憶装置の高速化及び低消９電力化に適用して有
効な技術に関するものである。
［背景技術］ ′
半導体記憶装置のメモリセルは、ワード線とデータ線の
交差部に設けられる。
交差部に設けられる。
本発明者は、半導体記憶装置を検討した結果。
高集積化に伴ってデータ線に付随する寄生容量が増加す
ることを見出した。一つのデータ線に接続されるメモリ
セルの数が増加するからである。特に、ＥＰＲＯＭやマ
スクＲＯＭ等においては、高集積度であるために、この
傾向が顕著である。この結果、記憶情報の高速読み出し
及び書込みの障害となり、また非選択データ線でディス
チャージ（消費）される電流量が増大するという間顕を
生ずる。
ることを見出した。一つのデータ線に接続されるメモリ
セルの数が増加するからである。特に、ＥＰＲＯＭやマ
スクＲＯＭ等においては、高集積度であるために、この
傾向が顕著である。この結果、記憶情報の高速読み出し
及び書込みの障害となり、また非選択データ線でディス
チャージ（消費）される電流量が増大するという間顕を
生ずる。
なお、半導体記憶装置に関する技術については、例えば
、特願昭５９−１６６３７６号に記載されている。
、特願昭５９−１６６３７６号に記載されている。
［発明の口的コ
本発明の目的は、半導体記憶装置の高速化を図る可能な
技術を提供することにある。
技術を提供することにある。
本発明の他の目的は、半導体記憶装置の消費電力を低減
する技術を提供することにある。
する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、同一のワード線と交差する複数のデータ線の
うち、一つおきごとのデータ線と前記ワード線との交差
部にメモリセルを設けて、データ線の寄生容量を低減す
る。
うち、一つおきごとのデータ線と前記ワード線との交差
部にメモリセルを設けて、データ線の寄生容量を低減す
る。
以下、本発明の構成について、実施例とともに説明する
。
。
［実施例］
本実施例は、記憶した情報を紫外線で消去できるＥＰＲ
ＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍ
ｍａｂｌｅ ＲＯＭ）にツいて説明する。
ＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍ
ｍａｂｌｅ ＲＯＭ）にツいて説明する。
第１図は本実施例のＥＰＲＯＭの等価回路であある。
第１図において、ｌはＸデコーダであり、ワード線ＷＬ
が接続しである。２はＹデコーダであり、データ線ＤＬ
が接続しである。データ線ＤＬにおいて、ＤＬ＋ 、Ｄ
Ｌｓ 、ＤＬｓ・・・は第１Ｙデコーダ２Ａに接続しで
ある。データ線Ｄ Ｌ ２ 、 Ｄ Ｌ ４・・・は第
２Ｙデコーダ２Ｂに接続しである。
が接続しである。２はＹデコーダであり、データ線ＤＬ
が接続しである。データ線ＤＬにおいて、ＤＬ＋ 、Ｄ
Ｌｓ 、ＤＬｓ・・・は第１Ｙデコーダ２Ａに接続しで
ある。データ線Ｄ Ｌ ２ 、 Ｄ Ｌ ４・・・は第
２Ｙデコーダ２Ｂに接続しである。
Ｍはメモリセルであり、ワード線ＷＬ及びデータ＄９１
ＤＬに接続しである。二つのメモリセルＭが一組となっ
て同一のデータＩＲＤＬに接続しである。
ＤＬに接続しである。二つのメモリセルＭが一組となっ
て同一のデータＩＲＤＬに接続しである。
同一のワード線ＷＬ、例えばワード線ＷＬＩにおいて、
データ線Ｄ Ｌ ＋との交差部にはメモリセルＭが設け
てある。しかし、データ線Ｄ Ｌ ２との交差部にはメ
モリセルＭを設けていない、ワード線ＷＬ２においても
同様である。そして、ワード線ＷＬＩ及びＷ Ｌ ２に
接続されかつ同一データ線に対応する２つのメモリセル
Ｍ１．Ｍ２は、そのドレイン領域を共有す−るように隣
接して配置される。一方、ワード線ＷＬ ３において、
データ線ＤＬ１との交差部にはメモリセルＭを設けてい
ない。
データ線Ｄ Ｌ ＋との交差部にはメモリセルＭが設け
てある。しかし、データ線Ｄ Ｌ ２との交差部にはメ
モリセルＭを設けていない、ワード線ＷＬ２においても
同様である。そして、ワード線ＷＬＩ及びＷ Ｌ ２に
接続されかつ同一データ線に対応する２つのメモリセル
Ｍ１．Ｍ２は、そのドレイン領域を共有す−るように隣
接して配置される。一方、ワード線ＷＬ ３において、
データ線ＤＬ１との交差部にはメモリセルＭを設けてい
ない。
データ線ＤＬ２との交差部にはメモリセルＭが設けてあ
る。ワード線ＷＬ４においても同様である。
る。ワード線ＷＬ４においても同様である。
そして、ワード線ＷＬ３及びＷＬ４に接続されかつ同一
のデータ線に対応する２つのメモリセルＭ３、Ｍ４は、
そのドレイン領域を共有するように隣接して配置される
。ワード線ＷＬ２とＷＬｓとの間の領域には、例えばメ
モリセルＭ ２ 、 Ｍ ｓに回路の接地電位を供給す
る配線ＳＬ（半導体領域）が設けられる。ワード線ＷＬ
、とＷＬｓとの間も同様である。メモリセルＭ２とＭ３
とは互い違いに配線ＳＬに接続される。
のデータ線に対応する２つのメモリセルＭ３、Ｍ４は、
そのドレイン領域を共有するように隣接して配置される
。ワード線ＷＬ２とＷＬｓとの間の領域には、例えばメ
モリセルＭ ２ 、 Ｍ ｓに回路の接地電位を供給す
る配線ＳＬ（半導体領域）が設けられる。ワード線ＷＬ
、とＷＬｓとの間も同様である。メモリセルＭ２とＭ３
とは互い違いに配線ＳＬに接続される。
すなわち、同一のワード線ＷＬにおいて、メモリセルＭ
は一つおきごとのデータ線ＤＬとの交差部に設けてある
。同一のデータ線、例えばデータ１１ＤＬ、に接続され
るメモリセルＭの数は、交差するワードａＷＬの本数の
１／２となる。
は一つおきごとのデータ線ＤＬとの交差部に設けてある
。同一のデータ線、例えばデータ１１ＤＬ、に接続され
るメモリセルＭの数は、交差するワードａＷＬの本数の
１／２となる。
一方、メモリセルＭはＭＩＳＦＥＴからなる（第２図及
び第３図参照）。メモリセルと半導体基板３との間には
、寄生容量が有る。この寄生容量がデータ線ＤＬに随付
する。しかし、前記のように、同一のデー′夕線ＤＬに
接続するメモリセルＭの数を低減しである。このため、
データ線ＤＬの寄生容量が大幅に減少する。したがって
、データ線ＤＬの信号の伝播速度の高速化を図ることが
できる。
び第３図参照）。メモリセルと半導体基板３との間には
、寄生容量が有る。この寄生容量がデータ線ＤＬに随付
する。しかし、前記のように、同一のデー′夕線ＤＬに
接続するメモリセルＭの数を低減しである。このため、
データ線ＤＬの寄生容量が大幅に減少する。したがって
、データ線ＤＬの信号の伝播速度の高速化を図ることが
できる。
一方、本実施例によれば、選択されたメモリセルＭ以外
の非選択メモリセルＭに流れるリーク電流が減少する。
の非選択メモリセルＭに流れるリーク電流が減少する。
メモリセルＭの数が、同一のデータ線ＤＬと交差するワ
ード線ＷＬの本数の１／２となっている。すなわち、非
選択のメモリセルＭからのリーク電流の総和が減少する
からである。
ード線ＷＬの本数の１／２となっている。すなわち、非
選択のメモリセルＭからのリーク電流の総和が減少する
からである。
したがって、情報の書込みに要する電力を低減すること
ができるとともに、選択されたメモリセルＭに書込み充
分な電流を供給することができる。
ができるとともに、選択されたメモリセルＭに書込み充
分な電流を供給することができる。
なお、隣接するワード線ＷＬにおいて、同一のデータａ
ＤＬとの間にメモリセルＭが接続されているワード線Ｗ
Ｌと、メモリセルＭが接続されていないワード線ＷＬと
は電気的に短絡することが可能である。すなわち、例え
ば、ワード線Ｗ Ｌ ２とワード線Ｗ Ｌ ｓを短絡す
る。この隣接するワード線ＷＬの短絡は、Ｘデコーダ１
側の端部において行う。Ｘデコーダ１を構成する同一の
ＭＩＳＦＥＴに接続するためである。他のワード線ＷＬ
についても同様である。このように、ワード線ＷＬ間を
短絡することによって、Ｘデコーダｌ内の回路数を低減
することができる。一つのデコーダ回路で二本のワード
ｇｗｔ、、に所定電位を印加できるからである。また、
Ｘデコーダ１を構成するＭＩＳＦＥＴの間を拡張するこ
とができる。このことは、相補型Ｍ Ｉ Ｓ ＦＥＴ
（Ｃ−Ｍ Ｉ Ｓ ＦＥＴ）において、特に有効である
。所謂ラッチアップの発生を低減できるからである。ま
た、前記隣接するワード線ＷＬをＸデコーダ１側で短絡
するとともに、Ｘデコーダ１側と反対側も短絡してもよ
い。
ＤＬとの間にメモリセルＭが接続されているワード線Ｗ
Ｌと、メモリセルＭが接続されていないワード線ＷＬと
は電気的に短絡することが可能である。すなわち、例え
ば、ワード線Ｗ Ｌ ２とワード線Ｗ Ｌ ｓを短絡す
る。この隣接するワード線ＷＬの短絡は、Ｘデコーダ１
側の端部において行う。Ｘデコーダ１を構成する同一の
ＭＩＳＦＥＴに接続するためである。他のワード線ＷＬ
についても同様である。このように、ワード線ＷＬ間を
短絡することによって、Ｘデコーダｌ内の回路数を低減
することができる。一つのデコーダ回路で二本のワード
ｇｗｔ、、に所定電位を印加できるからである。また、
Ｘデコーダ１を構成するＭＩＳＦＥＴの間を拡張するこ
とができる。このことは、相補型Ｍ Ｉ Ｓ ＦＥＴ
（Ｃ−Ｍ Ｉ Ｓ ＦＥＴ）において、特に有効である
。所謂ラッチアップの発生を低減できるからである。ま
た、前記隣接するワード線ＷＬをＸデコーダ１側で短絡
するとともに、Ｘデコーダ１側と反対側も短絡してもよ
い。
すなわち、隣接するワード線ＷＬをそれらの両端で短絡
する。
する。
なお、第１Ｙデコーダ２人と第２Ｙデコーダ２Ｂとのレ
イアウトは、変更可能である。すなわち、第２Ｙデコー
ダ２Ｂを第１Ｙデコーダ２Ａと同じ側に設けてもよい。
イアウトは、変更可能である。すなわち、第２Ｙデコー
ダ２Ｂを第１Ｙデコーダ２Ａと同じ側に設けてもよい。
また、第１Ｙデコーダ２Ａを第２Ｙデコーダ２Ｂと同じ
側に設けてもよい。
側に設けてもよい。
次に、メモリセルＭの構成を説明する。
第２図は複数のメモリセルＭの平面図であり、第３図は
第２図のＡ−Ａ切断線におけるメモリセルＭの断面図で
ある。なお、第２図は構成を見易すくするために、フィ
ールド絶縁［４以外の絶縁膜を図示していない。
第２図のＡ−Ａ切断線におけるメモリセルＭの断面図で
ある。なお、第２図は構成を見易すくするために、フィ
ールド絶縁［４以外の絶縁膜を図示していない。
第２図及び第３図において、３はｐ−型半導体基板であ
り１表面にフィールド絶縁膜（ＳｉＯ２膜）４及びｐ型
チャネルストッパ領域５が設けてある。
り１表面にフィールド絶縁膜（ＳｉＯ２膜）４及びｐ型
チャネルストッパ領域５が設けてある。
メモリセルＭは、ｎ＋型半導体領域６、ゲート絶縁膜７
、フローティングゲート電極８、層間絶縁膜１０、コン
トロールゲート電極９及び絶縁膜１４とで構成されるフ
ローティングゲートを有するＭＩＳＦＥＴからなる。ｎ
＋型半導体領域６と半導体基板３泊の間には寄生容量が
ある。また、ｎ＋型半導体領域６と一フローティングゲ
ート電極８及びコントロールゲート電極９との間に寄生
容量がある。一方、ドレイン領域となるｎ＋型半導体領
域６には、データ線ＤＬが接続孔１１を通して接続しで
ある。このため、既に述べたように。
、フローティングゲート電極８、層間絶縁膜１０、コン
トロールゲート電極９及び絶縁膜１４とで構成されるフ
ローティングゲートを有するＭＩＳＦＥＴからなる。ｎ
＋型半導体領域６と半導体基板３泊の間には寄生容量が
ある。また、ｎ＋型半導体領域６と一フローティングゲ
ート電極８及びコントロールゲート電極９との間に寄生
容量がある。一方、ドレイン領域となるｎ＋型半導体領
域６には、データ線ＤＬが接続孔１１を通して接続しで
ある。このため、既に述べたように。
データ線ＤＬに寄生容量が付随する。
コントロールゲートｆｌ！ｔｌｉ９はワード線ＷＬと一
体に形成される。コントロールゲート電極９はリン（Ｐ
）またはヒ素（Ａｓ）等のｎ型不純物を含有させた多結
晶シリコン層からなる。しかし、コン１−ロールゲート
電極９をモリブデン（ＭＯ）、タングステン（Ｗ）、チ
タン（Ｔｉ）、タンタル（Ｔａ）等の高融点金属層で構
成することもできる。また、前記高融点金属のシリサイ
ド層で構成、することもできる。さらに、多結晶シリコ
ン層の上に前記高融点金属層又はシリサイド層を設けて
構成することもできる。フローティングゲート電極８は
リン、ヒ素等のｎ型不純物を含有させた多結晶シリコン
層からなる。絶縁膜７、ｌＯ及び１４はＳｉＯ２膜から
なる。
体に形成される。コントロールゲート電極９はリン（Ｐ
）またはヒ素（Ａｓ）等のｎ型不純物を含有させた多結
晶シリコン層からなる。しかし、コン１−ロールゲート
電極９をモリブデン（ＭＯ）、タングステン（Ｗ）、チ
タン（Ｔｉ）、タンタル（Ｔａ）等の高融点金属層で構
成することもできる。また、前記高融点金属のシリサイ
ド層で構成、することもできる。さらに、多結晶シリコ
ン層の上に前記高融点金属層又はシリサイド層を設けて
構成することもできる。フローティングゲート電極８は
リン、ヒ素等のｎ型不純物を含有させた多結晶シリコン
層からなる。絶縁膜７、ｌＯ及び１４はＳｉＯ２膜から
なる。
情報はドレイン領域の端部で発生させてホットキャリア
をフローティングゲート電極８に注入することにより行
う。
をフローティングゲート電極８に注入することにより行
う。
配線ＳＬすなわちメモリセルに回路の接地電位を供給す
るための配線は、ｎ＋型半導体領域６からなる。配線Ｓ
ＬはメモリセルのＭ Ｉ Ｓ ＦＥＴのソース領域と一
体に形成され、隣接するワード線ＷＬに接続されるメモ
リセルに共通の配線として用いられる。配ａｓＬはワー
ド線ＷＬと平行に形成される。
るための配線は、ｎ＋型半導体領域６からなる。配線Ｓ
ＬはメモリセルのＭ Ｉ Ｓ ＦＥＴのソース領域と一
体に形成され、隣接するワード線ＷＬに接続されるメモ
リセルに共通の配線として用いられる。配ａｓＬはワー
ド線ＷＬと平行に形成される。
データ線ＤＬはスパッタ法等によるアルミニュウム層か
らなる。隣接するデータ線ＤＬは層を替えである。すな
わち、例えば第１図における第１Ｙデコーダに接続され
るデータ線Ｄ Ｌ ＋ 、 Ｄ Ｌ３、Ｄ Ｌ ５・・
・を下層（第１層）のアルミニュウム層とすると、第２
Ｙデコーダに接続されるデータ線ＤＬ２ 、ＤＬ４・・
・は上層（第２層）のアルミニュウム層である。
らなる。隣接するデータ線ＤＬは層を替えである。すな
わち、例えば第１図における第１Ｙデコーダに接続され
るデータ線Ｄ Ｌ ＋ 、 Ｄ Ｌ３、Ｄ Ｌ ５・・
・を下層（第１層）のアルミニュウム層とすると、第２
Ｙデコーダに接続されるデータ線ＤＬ２ 、ＤＬ４・・
・は上層（第２層）のアルミニュウム層である。
第３図に示すように、ワード線ＷＬと下層のデータ、ｌ
＠ＤＬ、例えばＤＬ３とは、絶縁膜１２で絶縁しである
。また、下層のデータ線ＤＬと上層のデータ線１例えば
Ｄ Ｌ ２ 、 Ｄ Ｌ ４とは、絶縁膜１３で絶縁し
である。絶縁膜１２及び１３はリンシリケートガラス（
Ｐ Ｓ Ｇ）等からなる。
＠ＤＬ、例えばＤＬ３とは、絶縁膜１２で絶縁しである
。また、下層のデータ線ＤＬと上層のデータ線１例えば
Ｄ Ｌ ２ 、 Ｄ Ｌ ４とは、絶縁膜１３で絶縁し
である。絶縁膜１２及び１３はリンシリケートガラス（
Ｐ Ｓ Ｇ）等からなる。
隣接するデータ線ＤＬを異る層のアルミニュウム層で構
成したことにより、それらの一部を重ねることができる
。このため、ワード線ＷＬが延在する方向において、隣
接するメモリセル間を縮小することができる。したがっ
て、半導体記憶装置の集積度を高めることができる。
成したことにより、それらの一部を重ねることができる
。このため、ワード線ＷＬが延在する方向において、隣
接するメモリセル間を縮小することができる。したがっ
て、半導体記憶装置の集積度を高めることができる。
［効果］
本願によって開示された新規な技術によれば、次の効果
を得ることができる。
を得ることができる。
（１）、メモリセルを、同一のワード線と交差する一つ
おきごとのデータ線の下部に設けたことにより、データ
線の寄生容量が低減するので、情報の読み出しの高速化
を図ることができる。
おきごとのデータ線の下部に設けたことにより、データ
線の寄生容量が低減するので、情報の読み出しの高速化
を図ることができる。
（２）、メモリセルを、同一のワード線と交差する一つ
おきごとのデータ線の下部に設けたことに□より、同一
のデータ線に接続された複数の非選択のメモリセルから
リークする電流の総和が減少するので、情報の書込みに
要する電力を低減して半導体記憶装置の低電力化を図る
ことができる。
おきごとのデータ線の下部に設けたことに□より、同一
のデータ線に接続された複数の非選択のメモリセルから
リークする電流の総和が減少するので、情報の書込みに
要する電力を低減して半導体記憶装置の低電力化を図る
ことができる。
（３）、第１のデータ線に隣接する第２のデータ線を前
記第１のデータ線より下層または上層の導電層としたこ
とにより、それら隣接するデータ線を重ねることができ
るので、ワード線方向において隣接するメモリセル間を
縮小することができる。
記第１のデータ線より下層または上層の導電層としたこ
とにより、それら隣接するデータ線を重ねることができ
るので、ワード線方向において隣接するメモリセル間を
縮小することができる。
（４）、前記（３）により、半導体記憶装置の高集積化
を図ることができる。
を図ることができる。
（５）、隣接するワード線において、同一のデータ線と
の間にメモリセルが設けてあるワード線とメモリセルが
設けてないワード線とを電気的に短絡したことにより、
一つのデコーダ回路で二つのワード線に電位を印加する
ことができるので、Ｘデコーダ内の回路数を半分に低減
することができる。
の間にメモリセルが設けてあるワード線とメモリセルが
設けてないワード線とを電気的に短絡したことにより、
一つのデコーダ回路で二つのワード線に電位を印加する
ことができるので、Ｘデコーダ内の回路数を半分に低減
することができる。
（６）、デコーダ回路をＣ−ＭＩＳＦＥＴで構成した場
合において、前記（５）により、Ｐ型ＭＩＳＦＥＴとｎ
型Ｍ Ｉ Ｓ ＦＥＴとの間隔を拡張してラッチアップ
の発生を一抑制することができる。
合において、前記（５）により、Ｐ型ＭＩＳＦＥＴとｎ
型Ｍ Ｉ Ｓ ＦＥＴとの間隔を拡張してラッチアップ
の発生を一抑制することができる。
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなくその要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない６例えば本発明は、マスクＲＯＭ、 Ｅ
Ｅ Ｐ ＲＯＭ （Ｅ ｌ ｅ ｃ ｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａ ｍｍ ａ ｂ
ｌ ｅ ＲＯＭ）に適用できる。少なくとも、本発
明はメモリセルをマトリックス状に配置する半導体記憶
装置に適用できる。
本発明は前記実施例に限定されるものではなくその要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない６例えば本発明は、マスクＲＯＭ、 Ｅ
Ｅ Ｐ ＲＯＭ （Ｅ ｌ ｅ ｃ ｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａ ｍｍ ａ ｂ
ｌ ｅ ＲＯＭ）に適用できる。少なくとも、本発
明はメモリセルをマトリックス状に配置する半導体記憶
装置に適用できる。
第１図は半導体記憶装置の等価回路図、第２図は半導体
記憶装置の複数のメモリセルの平面図、 第３図は第２図のＡ−Ａ切断線における断面図である。 １．２．２Ａ、２Ｂ・・・デコーダ、３・・・半導体基
板。 ４・・・フィールド絶縁膜、５・・・チャネルストッパ
領域、６・・・半導体領域、７・・・ゲート絶縁膜、８
．９・・・ゲート電極、１０．１２．１３・・・絶縁膜
、１１・・・［孔、Ｍ・・・メモリセル。 イ、い□よ７４１，１１□、 八 ゝ−− 第 １ 図 ２（２Ｅ） 第 ２ 図
記憶装置の複数のメモリセルの平面図、 第３図は第２図のＡ−Ａ切断線における断面図である。 １．２．２Ａ、２Ｂ・・・デコーダ、３・・・半導体基
板。 ４・・・フィールド絶縁膜、５・・・チャネルストッパ
領域、６・・・半導体領域、７・・・ゲート絶縁膜、８
．９・・・ゲート電極、１０．１２．１３・・・絶縁膜
、１１・・・［孔、Ｍ・・・メモリセル。 イ、い□よ７４１，１１□、 八 ゝ−− 第 １ 図 ２（２Ｅ） 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、複数のワード線と複数のデータ線との交差部にメモ
リセルを設けた半導体記憶装置であって、ＭＩＳＦＥＴ
からなるメモリセルが、同一のワード線と交差する一つ
おきごとのデータ線の下部に設けてあることを特徴とす
る半導体記憶装置。 ２、前記複数のデータ線の第１のデータ線群と、該第１
データ線群の夫々のデータ線の隣のデータ線からなる第
２データ線群とは異る層の導電層からなることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。 ３、前記ワード線において、隣接しかつ同一のデータ線
との間にメモリセルが設けてあるワード線とメモリセル
が設けてないワード線とを電気的に短絡したことを特徴
とする特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185723A JPS6246558A (ja) | 1985-08-26 | 1985-08-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185723A JPS6246558A (ja) | 1985-08-26 | 1985-08-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246558A true JPS6246558A (ja) | 1987-02-28 |
Family
ID=16175729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60185723A Pending JPS6246558A (ja) | 1985-08-26 | 1985-08-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340271A (ja) * | 1991-02-07 | 1992-11-26 | Nec Corp | 半導体メモリおよびその製造方法 |
-
1985
- 1985-08-26 JP JP60185723A patent/JPS6246558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340271A (ja) * | 1991-02-07 | 1992-11-26 | Nec Corp | 半導体メモリおよびその製造方法 |
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