JPS6247376B2 - - Google Patents
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- Publication number
- JPS6247376B2 JPS6247376B2 JP55133358A JP13335880A JPS6247376B2 JP S6247376 B2 JPS6247376 B2 JP S6247376B2 JP 55133358 A JP55133358 A JP 55133358A JP 13335880 A JP13335880 A JP 13335880A JP S6247376 B2 JPS6247376 B2 JP S6247376B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- differential amplifier
- transistors
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 11
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、フエイズ・ロツク・ループの回路構
成に関し、特に、複数のフエイズ・ロツク・ルー
プ（以下、PLLという）の電圧制御型発振器（以
下、VCOという）の各発振周波数調整を単一制
御で共通に調整できる回路に関するものである。
成に関し、特に、複数のフエイズ・ロツク・ルー
プ（以下、PLLという）の電圧制御型発振器（以
下、VCOという）の各発振周波数調整を単一制
御で共通に調整できる回路に関するものである。
従来より、複数のPLLを有する回路において、
個々のPLL内のVCOの発周波数調整は個々に行
つていたため、これらVCOの発振周波数が互い
に関係するものであつても調整工数が多くしかも
集積回路化した場合外付け部品が多くなる欠点が
生じる。
個々のPLL内のVCOの発周波数調整は個々に行
つていたため、これらVCOの発振周波数が互い
に関係するものであつても調整工数が多くしかも
集積回路化した場合外付け部品が多くなる欠点が
生じる。
本発明においては、上記欠点である複数の発振
周波数調整特に、入力信号のない状態での自走発
振周波数調整を一つの調整にて簡単、確実に出来
るPLL回路でしかも集積回路に適した回路を提供
することにある。
周波数調整特に、入力信号のない状態での自走発
振周波数調整を一つの調整にて簡単、確実に出来
るPLL回路でしかも集積回路に適した回路を提供
することにある。
本発明によれば、それぞれ位相比較器と低域
波フイルターと電圧制御型発振器とを含む第１お
よび第２のフエーズ・ロツク・ループと、第１お
よび第２のトランジスタとこれら第１および第２
のトランジスタのエミツタに定電流を供給する可
変定電流源とを含み第１および第２のトランジス
タの各コレクタから出力を取り出す差動増幅器
と、これら第１および第２のトランジスタのそれ
ぞれのコレクタ出力を第１のフエーズ・ロツク・
ループの電圧制御型発振器および第２のフエー
ズ・ロツク・ループの電圧制御型発振器に供給す
る手段とを有するフエーズ・ロツク・ループを得
る。
波フイルターと電圧制御型発振器とを含む第１お
よび第２のフエーズ・ロツク・ループと、第１お
よび第２のトランジスタとこれら第１および第２
のトランジスタのエミツタに定電流を供給する可
変定電流源とを含み第１および第２のトランジス
タの各コレクタから出力を取り出す差動増幅器
と、これら第１および第２のトランジスタのそれ
ぞれのコレクタ出力を第１のフエーズ・ロツク・
ループの電圧制御型発振器および第２のフエー
ズ・ロツク・ループの電圧制御型発振器に供給す
る手段とを有するフエーズ・ロツク・ループを得
る。
次に、図面を参照して本発明をより詳細に説明
する。
する。
まず、本発明の一実施例を第１図の簡単な構成
図により説明する。
図により説明する。
入力信号を第１の入力端子５５から第１の位相
比較器１の一方の入力として加え、第１の位相比
較器１の出力を第１のループフイルタ３を介して
直流化し、この直流化の出力レベルにて第１の
VCO２を制御し、この第１のVCO２の出力を第
１の位相比較器１の他方の入力として加え、第１
のフエーズ・ロツク・ループを構成している。更
に、第２の位相比較器４と第２のループフイルタ
６と第２のVCO５からなり、第２の入力端子５
６からの入力信号を受ける第２のPLLを有してい
る。第１および第２の入力端子５５，５６にはそ
れぞれ第１および第２の入力信号として固定又は
変動する基準発振周波数信号が加えられる。第１
および第２のVCO２，５にはさらに差動増幅器
を構成するトランジスタ８，９の各コレクタ出力
が供給されている。
比較器１の一方の入力として加え、第１の位相比
較器１の出力を第１のループフイルタ３を介して
直流化し、この直流化の出力レベルにて第１の
VCO２を制御し、この第１のVCO２の出力を第
１の位相比較器１の他方の入力として加え、第１
のフエーズ・ロツク・ループを構成している。更
に、第２の位相比較器４と第２のループフイルタ
６と第２のVCO５からなり、第２の入力端子５
６からの入力信号を受ける第２のPLLを有してい
る。第１および第２の入力端子５５，５６にはそ
れぞれ第１および第２の入力信号として固定又は
変動する基準発振周波数信号が加えられる。第１
および第２のVCO２，５にはさらに差動増幅器
を構成するトランジスタ８，９の各コレクタ出力
が供給されている。
トランジスタ８，９は、オフセツト補正用の抵
抗１０，１１をそれぞれのエミツタに接続し、抵
抗１０，１１の接続点に電流源として可変抵抗器
１４を接続した差動増幅器である。この差動増幅
器の各出力は負荷１２，１３を介して最高電位１
５に接続されている。一方電流源としての可変抵
抗１４の他端は最低電位１６に接続されている。
差動増幅器の各入力（トランジスタ８，９のベー
ス）は同一バイアス回路７に接続されている。
抗１０，１１をそれぞれのエミツタに接続し、抵
抗１０，１１の接続点に電流源として可変抵抗器
１４を接続した差動増幅器である。この差動増幅
器の各出力は負荷１２，１３を介して最高電位１
５に接続されている。一方電流源としての可変抵
抗１４の他端は最低電位１６に接続されている。
差動増幅器の各入力（トランジスタ８，９のベー
ス）は同一バイアス回路７に接続されている。
第１のVCO２は第１の位相比較器１の出力を
第１のループフイルタ３で直流化した信号と、差
動増幅器の出力によつて制御されるが、第１の入
力信号がない状態では、第１のループフイルタ３
の出力はないため、差動増幅器の出力によつて無
入力時の自走発振周波数が決定される。即ち、第
１の入力信号の周波数に第１のVCO２が追従す
るのは、第１のループフイルタ３の出力変化によ
つて行なわれ、入力端子５５への入力信号のない
状態での自走発振周波数は差動増幅器出力のみで
決定される。同様に第２のVCO５も、入力端子
５６への入力信号のない状態での自走発振周波数
は差動増幅器の出力のみで決定される。
第１のループフイルタ３で直流化した信号と、差
動増幅器の出力によつて制御されるが、第１の入
力信号がない状態では、第１のループフイルタ３
の出力はないため、差動増幅器の出力によつて無
入力時の自走発振周波数が決定される。即ち、第
１の入力信号の周波数に第１のVCO２が追従す
るのは、第１のループフイルタ３の出力変化によ
つて行なわれ、入力端子５５への入力信号のない
状態での自走発振周波数は差動増幅器出力のみで
決定される。同様に第２のVCO５も、入力端子
５６への入力信号のない状態での自走発振周波数
は差動増幅器の出力のみで決定される。
第１，第２のVCO２，５の自走発振周波数
は、差動増幅器の可変電流源（可変抵抗１４）を
変化させることにて自由に選べる。
は、差動増幅器の可変電流源（可変抵抗１４）を
変化させることにて自由に選べる。
又、あらかじめ第１，第２のVCO２，５の自
走発振周波数を希望周波数に成るように、差動増
幅器の各トランジスタ８，９や各抵抗１０，１１
や各負荷１２，１３の相対比を取ることによつて
も自由に得ることが可能となる。
走発振周波数を希望周波数に成るように、差動増
幅器の各トランジスタ８，９や各抵抗１０，１１
や各負荷１２，１３の相対比を取ることによつて
も自由に得ることが可能となる。
この様に一つの調整にて２つのPLLの自走発振
周波数の調整が簡単にしかも確実に可能となる。
周波数の調整が簡単にしかも確実に可能となる。
次に第２図を用いて具体的実施例を述べる。
第１図と同様にトランジスタ８，９からなる差
動増幅器はこれも第１図と同様な可変電流源とし
ての抵抗１４を介して最低電位１６に接続されて
いる。差動増幅器の負荷として、トランジスタ８
のコレクタにPNPトランジスタ１７のベース・コ
レクタを共通接続して接続し、このトランジスタ
１７のエミツタを抵抗２１を介して最高電位１５
に接続している。又トランジスタ９のコレクタも
同様にPNPトランジスタ１８のベース・コレクタ
を共通接続して接続し、トランジスタ１８のエミ
ツタを抵抗２２を介して最高電位１５に接続して
いる。差動増幅器の入力、すなわちトランジスタ
８，９の各ベースはバイアス回路７に接続されて
いる。
動増幅器はこれも第１図と同様な可変電流源とし
ての抵抗１４を介して最低電位１６に接続されて
いる。差動増幅器の負荷として、トランジスタ８
のコレクタにPNPトランジスタ１７のベース・コ
レクタを共通接続して接続し、このトランジスタ
１７のエミツタを抵抗２１を介して最高電位１５
に接続している。又トランジスタ９のコレクタも
同様にPNPトランジスタ１８のベース・コレクタ
を共通接続して接続し、トランジスタ１８のエミ
ツタを抵抗２２を介して最高電位１５に接続して
いる。差動増幅器の入力、すなわちトランジスタ
８，９の各ベースはバイアス回路７に接続されて
いる。
PNPトランジスタ１９のベースはトランジスタ
１７のベース・コレクタの接続点と第１のループ
フイルタ３の出力に接続されており、トランジス
タ１９のエミツタは抵抗２４を介して最高電位１
５に接続することによつてトランジスタ１７と１
９とで第１のカレントミラー回路を構成してい
る。同様に、PNPトランジスタ２０のベースはト
ランジスタ１８のベース・コレクタの接続点と第
２のループフイルタ６の出力に接続されており、
トランジスタ２０のエミツタは抵抗２３を介して
最高電位１５に接続することによつてこれらトラ
ンジスタ１８と２０で第２のカレントミラー回路
を形成している。
１７のベース・コレクタの接続点と第１のループ
フイルタ３の出力に接続されており、トランジス
タ１９のエミツタは抵抗２４を介して最高電位１
５に接続することによつてトランジスタ１７と１
９とで第１のカレントミラー回路を構成してい
る。同様に、PNPトランジスタ２０のベースはト
ランジスタ１８のベース・コレクタの接続点と第
２のループフイルタ６の出力に接続されており、
トランジスタ２０のエミツタは抵抗２３を介して
最高電位１５に接続することによつてこれらトラ
ンジスタ１８と２０で第２のカレントミラー回路
を形成している。
これら各カレントミラー回路の出力電流をコン
デンサ２５，２６への充電電流とし、この変化に
て発振周波数の制御を行なわせている。
デンサ２５，２６への充電電流とし、この変化に
て発振周波数の制御を行なわせている。
第１のカレント・ミラー回路の出力（PNPトラ
ンジスタ１９のコレクタ）はコンデンサ２５を、
第２のカレントミラー回路の出力（PNPトランジ
スタ２０のコレクタ）はコンデンサ２６を介して
最低電位１６に接続している。第１のカレントミ
ラー回路とコンデンサ２５との接続点には、トラ
ンジスタ３７，３８からなる第１のコンパレータ
の入力（トランジスタ３８のベース）が接続さ
れ、又第２のカレントミラー回路とコンデンサ２
６との接続点には、トランジスタ３９，４０から
なる第２のコンパレータの入力（トランジスタ３
９のベース）が接続されている。
ンジスタ１９のコレクタ）はコンデンサ２５を、
第２のカレントミラー回路の出力（PNPトランジ
スタ２０のコレクタ）はコンデンサ２６を介して
最低電位１６に接続している。第１のカレントミ
ラー回路とコンデンサ２５との接続点には、トラ
ンジスタ３７，３８からなる第１のコンパレータ
の入力（トランジスタ３８のベース）が接続さ
れ、又第２のカレントミラー回路とコンデンサ２
６との接続点には、トランジスタ３９，４０から
なる第２のコンパレータの入力（トランジスタ３
９のベース）が接続されている。
第１のコンパレータのもう一方の入力は、抵抗
４５，４９，５３およびトランジスタ５５からな
る第１のブリーダ回路出力に、第２のコンパレー
タのもう一方の入力は、低抗４６，５０，５４お
よびトランジスタ５６からなる第２のブリーダ回
路出力に接続されている。又、第１のコンパレー
タの定電流源は抵抗４１より、第２のコンパレー
タの定電流源は抵抗４２より構成されて、これら
抵抗４１，４２の他端は最低電位１６に接続され
ている。
４５，４９，５３およびトランジスタ５５からな
る第１のブリーダ回路出力に、第２のコンパレー
タのもう一方の入力は、低抗４６，５０，５４お
よびトランジスタ５６からなる第２のブリーダ回
路出力に接続されている。又、第１のコンパレー
タの定電流源は抵抗４１より、第２のコンパレー
タの定電流源は抵抗４２より構成されて、これら
抵抗４１，４２の他端は最低電位１６に接続され
ている。
第１のカレントミラー回路の充電電流によつて
コンデンサ２５に充電され、第１のブリーダ回路
の出力レベル以上になると第１のコンパレータの
トランジスタ３８がONし、そのコレクタ電流を
トランジスタ３８のコレクタに接続したトランジ
スタ３３，３５よりなる第３のカレントミラー回
路を介して抵抗３１に電流を供給してトランジス
タ２９にバイアス電位を与えて、このトランジス
タ２９をONして、トランジスタ２９のコレクタ
に接続した抵抗２７を介してコンデンサ２５の電
荷を最低電位１６に放電する。この充放電によ
り、第１のコンパレータのもう一方の出力（トラ
ンジスタ３７のコレクタと抵抗４３との接続点）
よりトランジスタ４７と抵抗５１で形成されるエ
ミホロワー回路からなる第１のバツフアー回路を
介して第１の位相比較器１に入力する。又第１の
位相比較器１のもう一方の入力に第１の入力信号
を入力端子５５から入力し、その出力を第１のル
ープフイルタ３を介して直流化しトランジスタ８
のコレクタに接続して第１のPLL回路を形成して
いる。
コンデンサ２５に充電され、第１のブリーダ回路
の出力レベル以上になると第１のコンパレータの
トランジスタ３８がONし、そのコレクタ電流を
トランジスタ３８のコレクタに接続したトランジ
スタ３３，３５よりなる第３のカレントミラー回
路を介して抵抗３１に電流を供給してトランジス
タ２９にバイアス電位を与えて、このトランジス
タ２９をONして、トランジスタ２９のコレクタ
に接続した抵抗２７を介してコンデンサ２５の電
荷を最低電位１６に放電する。この充放電によ
り、第１のコンパレータのもう一方の出力（トラ
ンジスタ３７のコレクタと抵抗４３との接続点）
よりトランジスタ４７と抵抗５１で形成されるエ
ミホロワー回路からなる第１のバツフアー回路を
介して第１の位相比較器１に入力する。又第１の
位相比較器１のもう一方の入力に第１の入力信号
を入力端子５５から入力し、その出力を第１のル
ープフイルタ３を介して直流化しトランジスタ８
のコレクタに接続して第１のPLL回路を形成して
いる。
同様に、第２のカレントミラー回路の充電電流
によつてコンデンサ２６は充電され、第２のブリ
ーダ回路の出力レベル以上になると、第２のコン
パレータのトランジスタ３９がONし、そのコレ
クタ電流をトランジスタ３９のコレクタに接続し
たトランジスタ３４，３６よりなる第４のカレン
トミラー回路を介して、抵抗３２に電流を供給し
て第４のカレントミラー回路と抵抗３２の接続点
に接続したトランジスタ３０をONし、トランジ
スタ３０のコレクタに接続した抵抗２８を介して
コンデンサ２６の電荷を最低電位１６に放電す
る。この充放電により、第１のコンパレータのも
う一方の出力（トランジスタ４０のコレクタと抵
抗４４との接続点）よりトランジスタ４８と抵抗
５２とで構成されるエミホロワー回路からなる第
２のバツフアー回路を介して第２の位相比較器４
に入力する。又、第２の位相比較器４のもう一方
の入力に第２の入力信号を入力し、その出力を第
２のループフイルタ６を介して直流化し、トラン
ジスタ９のコレクタに接続して制御する第２の
PLLを形成する。
によつてコンデンサ２６は充電され、第２のブリ
ーダ回路の出力レベル以上になると、第２のコン
パレータのトランジスタ３９がONし、そのコレ
クタ電流をトランジスタ３９のコレクタに接続し
たトランジスタ３４，３６よりなる第４のカレン
トミラー回路を介して、抵抗３２に電流を供給し
て第４のカレントミラー回路と抵抗３２の接続点
に接続したトランジスタ３０をONし、トランジ
スタ３０のコレクタに接続した抵抗２８を介して
コンデンサ２６の電荷を最低電位１６に放電す
る。この充放電により、第１のコンパレータのも
う一方の出力（トランジスタ４０のコレクタと抵
抗４４との接続点）よりトランジスタ４８と抵抗
５２とで構成されるエミホロワー回路からなる第
２のバツフアー回路を介して第２の位相比較器４
に入力する。又、第２の位相比較器４のもう一方
の入力に第２の入力信号を入力し、その出力を第
２のループフイルタ６を介して直流化し、トラン
ジスタ９のコレクタに接続して制御する第２の
PLLを形成する。
以上の回路は、可変抵抗を変化すれば、その変
化に比例して第１、第２のPLLの無入力時の自走
発振周波数が変化し容易に希望の自走発振周波数
が得られる。
化に比例して第１、第２のPLLの無入力時の自走
発振周波数が変化し容易に希望の自走発振周波数
が得られる。
第１図は本発明の一実施例による簡単な回路構
成図、第２図はその具体的回路図である。 １……第１の位相比較器、２……第２の電圧制
御発振器、３……第１のループフイルタ、４……
第２の位相比較器、５……第２の電圧制御発振
器、６……第２のループフイルタ、７……バイア
ス回路、８，９……トランジスタ、１０，１１…
…抵抗、１４……可変抵抗、１５……最高電位、
１６……最低電位、１７，１８，１９，２０，３
３，３４，３５，３６……PNPトランジスタ、３
７，３８，３９，４０，４７，４８，２９，３０
……NPNトランジスタ、２１，２２，２３，２
４，２７，２８，４１，４２，４３，４４，４
５，４６，４９，５０，５１，５２……抵抗、２
５，２６……コンデンサ。
成図、第２図はその具体的回路図である。 １……第１の位相比較器、２……第２の電圧制
御発振器、３……第１のループフイルタ、４……
第２の位相比較器、５……第２の電圧制御発振
器、６……第２のループフイルタ、７……バイア
ス回路、８，９……トランジスタ、１０，１１…
…抵抗、１４……可変抵抗、１５……最高電位、
１６……最低電位、１７，１８，１９，２０，３
３，３４，３５，３６……PNPトランジスタ、３
７，３８，３９，４０，４７，４８，２９，３０
……NPNトランジスタ、２１，２２，２３，２
４，２７，２８，４１，４２，４３，４４，４
５，４６，４９，５０，５１，５２……抵抗、２
５，２６……コンデンサ。
Claims (1)
- １ それぞれ位相比較器と低域波フイルタと電
圧制御型発振器とを含む第１および第２のフエー
ズ・ロツク・ループと、第１のトランジスタと第
２のトランジスタのそれぞれのエミツタに可変電
流源を有し、前記第１、第２のトランジスタのコ
レクタからそれぞれ第１および第２の出力を取り
出す差動増幅器と、前記差動増幅器の第１の出力
と第１のフエーズ・ロツク・ループの電圧制御型
発振器とを接続する手段と、前記差動増幅器の第
２の出力と第２のフエーズ・ロツク・ループの第
２の電圧制御型発振器とを接続する手段とを有す
ることを特徴としたフエーズ・ロツク・ループ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133358A JPS5765928A (en) | 1980-09-25 | 1980-09-25 | Phase lock loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133358A JPS5765928A (en) | 1980-09-25 | 1980-09-25 | Phase lock loop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5765928A JPS5765928A (en) | 1982-04-21 |
| JPS6247376B2 true JPS6247376B2 (ja) | 1987-10-07 |
Family
ID=15102848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55133358A Granted JPS5765928A (en) | 1980-09-25 | 1980-09-25 | Phase lock loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5765928A (ja) |
-
1980
- 1980-09-25 JP JP55133358A patent/JPS5765928A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5765928A (en) | 1982-04-21 |
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