JPS6248826A - フレ−ム同期方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 主同期カウンタが同期状態である際には、副同期カウン
タの後方保護時間を主同期カウンタより長く設定するこ
とにより受信データ誤りによる誤まった同期検出に誤動
作しないようにするものである。

〔産業上の利用分野〕

本発明はＰＣＭ等のディジタル通信方式に使用するフレ
ーム同期方式の改良に関するものである。

第５図は原理的なフレーム同期回路のブロック図を、第
６図（ａ）は検出パルスの検出状態図、第６図（ｂｌは
同期状態図を示す。

第５図において、入力されたＰＣＭ信号はシフトレジス
タ１で並列に変換され、同期パターン検出部２で同期パ
ターンが検出されると、ここから同期パターンを検出し
たと云う同期パターン検出パルス（以下検出パルスと省
略する）が同期保護部３に加えられる。

今、同期パターン検出部２から第６図＋ａｌに示す様に
定められた同期Ｍでａ、ｂ及ｆ、ｇ、ｈの点で検出パル
スが同期保護部３に送出され、ｃ　−’−ｅの点では送
出されなかったとする。

この時、同期保護部３は第６図（ｂ）に示す様に、周！
ｔＩ］Ｍで検出パルスが連続して検出されれば同期状態
にあり、同期状態から検出パルスが連続して例えば３回
検出できなければ同期外れ状態にあり、同期外れ状態か
ら検出パルスを連続して例えば２回検出できれば同期状
態に入ったと判断する様に設定されているとする。

そこで、この同期保護部３は第６図（ａｌに示す様にｅ
より以前は同期状態、６　ｘ　ｇは同期外れの状態、ｇ
以降は同期状態にあると判断する。

尚、ｃ　”−ｅは同期状態と見なす前方保護の部分、い
るハンチングの部分である。

第７図はフレーム同期回路のブロック図を示す。

図において、入力されたＰＣＭ信号は例えばシフトレジ
スタで構成された同期パターン検出部２で同期パターン
が検出される。この検出によって、検出部２から送出さ
れる検出パルスは主同期カウンタ５及び副同期カウンタ
６に加えられ、主同期カウンタ５のタイミングで擬似同
期検出部４が駆動される。

この擬似同期検出部４は前記のＰＣＭ信号の例えばＭビ
ットを予め定められた演算式に代入して値を求め、送信
側で同じ方法で求め、受信側に送られた値と比較し、不
一致の回数が例えば１０回の内６回なら主同期カウンタ
５は擬似同期状態と判断して、その出力をアンド回路８
に加える。

アンド回路８には例えば真の同期状態にある副同期カン
ウタ６のタイミング信号が加えられているので、擬似同
期状態にあると判断された主同期カウンタ５は副同期カ
ウンタ６のタイミング信号が書込まれ擬似同期状態から
同期状態に移行する。

そこで、擬似同期検出部路４も新しいタイミングで動作
し、次の同期が真の同期かどうかを再び判断する。

尚、アンド回路７によって副同期カンウタ６は主同期カ
ウンタ５と同期しない様になっている。

第８図はフレーム同期回路の別のブロック図で、主同期
カウンタ５が擬似同期状態及び同期外れの状態にあり、
副同期カウンタ６が真の同期状態にある時、副同期カウ
ンタのタイミング信号を主同期カウンタ５に書込ませ真
の同期状態にさせるので、擬似同期の防止及び同期復帰
時間の短縮を図ったものである。

上記のフレーム同期回路は、例えば送受の演算結果の照
合によって擬似同期の有無の判断をしているので、伝送
路の状態が悪（てビット誤り率が悪化している時には誤
動作することがある。

そこで、誤り率が悪化している状態でも誤動作する可能
性の少ないフレーム同期方式が要望されていた。

〔従来の技術〕

一般に、第７図又は第８図に示したフレーム同期回路で
同期パターンの検出が行われているが、後方保護段数は
図中の副同期カウンタで設定され、主同期カウンタ、副
同期カウンタ共に２段になっている。

第９図は上記の副同期カウンタのブロック図を、第１０
図は第９図のタイムチャートを示す。

そこで、第１０図を参照しながら第９図に示す副同期カ
ウンタの動作を説明する。

先ず、クロック■がＭ進カウンタ１０及び５進カウンタ
１１に、検出パルスがゲート回路部１２に加えられる。

＋１１　　フレーム同期が確立していると、５進カウン
タ１１の出力■は１になる。そして、Ｍ進カウンタ１０
の出力■がＭの時に、 ・検出パルス■が入力すると、５進カウンタ１１の出力
■は１のままになっている。

・検出パルス■が入力しないと、５進カウンタ１１の出
力■は２となり前方保護の状態になる。

・検出パルスが■が３回以上連続して入力しないと、５
進カウンタ１１の出力■は４となリノ＼ンチング状態と
なる。

この状態では、Ｍ進カウンタ１１の出力■はＭに固定さ
れる。

（２）ハンチングの状態では検出パルス■が入力すると
Ｍ進カウンタ１０の出力■はｌの状態となり、５進カウ
ンタ１１の出力■は５になり後方保護の状態に入る。

（３）５進カウンタ１１の出力■が５で、Ｍ進カウンタ
１０の出力■がＭの時、 ・検出パルス■が入力すると５進カウンタ１１の出力■
は１となり、Ｍ進カウンタ１０の出力■は１となり同期
状態に入る。

、検出パルス■が入力しないとＭ進カウンタ１０の出力
■は４となりハンチングの状態となる。

２つのカウンタをこの様に動作させる為、ゲート回路部
１２は■、■、■の信号を受け■〜［相］の信号を出力
して下記の様な制御をしている。

（５１ＥＮ信号■によってＭ進カウンタ１０はハンチン
グ状態以外はカウント・アンプ動作をしている。

（６）５進カウンタ１１は信号■で同期状態では常に１
に、信号■でハンチング状態では常に４になる様に制御
される。

又、ＥＮ信号■によりＭ進カウンタ１０の出力■がＭの
時のみカウント・アンプする。

（７）同期外れ信号■は５進カウンタ１１の出力が４及
び５の時に出力される。

（８）　　フレームパルス［相］はＭ進カウンタ１０の
出力■がＭで、５進カウンタ１１の出力■が１〜３の時
に出力される。

第１１図は第９図の状態遷移図を示す。

図は検出パルスの検出の有無によって（検出の時は１、
不検出の時はＯ）カウンタがどの様に動作するかを示す
もので、入カクロノクの１ビツト毎に矢印の方向に状態
がずれる。

尚、図はＭビット周期でフレーム同期パターンが送出さ
れ、前方３段、後方２段の場合で、２つ並んだ数字の右
側はＭ進カウンタの出力を、左側は５進カウンタの出力
を、１．１〜１．Ｍは同期状態、２．１〜３．Ｍは前方
保護の状態、４．Ｍはハンチングの状態、５．１〜５．
Ｍは後方保護の状態をそれぞれ示す。

第１２図（ａｌは第９図に示した副同期カウンタを用い
た従来のフレーム同期回路の検出パルスの検出状態図、
第１２図（ｂｌ及び（Ｃ）は主同期カウンタ及び副同期
カウンタの同期状態図を示す。

ここで、前記の様に主、副同期カウンタの前方保護段数
を３段及び後方保護段数を２段に設定した。即ち、後方
保護段数は主及び副同期カウンタ共に同じ段数になって
いる。

図において、伝送路の誤り率が劣化している時に第７図
に示した同期パターン検出部２から第１２図＋ａｌに示
す様な検出パルスが出力されたとする。

ここで、 Ａ：真の同期パターンを検出した時の検出パルスＢ：Ｐ
ＣＭ信号中に生じた擬似同期パターンを検出した時の検
出パルス Ｍ：周期 をそれぞれ示す。

この検出パルスに対して、主同期カウンタ及び副同期カ
ウンタの同期状態を第１２図（ｂｌ及び（Ｃ）に示す。

叩ち、 （１）　　主同期カウンタは出力された検出パルスＡに
同期している（真の同期状態に入っている）。

一方、副同期カウンタはアンド回路７により検出パルス
Ａが入力されないのでハンチングの状態にある。

（２）シかし、副同期カウンタは検出パルスＢを検出し
て後方保護の状態に入るが、周期Ｍで検出パルスを２回
連続して検出したので同期状態に入る。

（３）伝送路の誤り率が劣化している為、前記の様にＡ
に同期している主同期カウンタを擬似同期状態にあると
誤って判断し、副同期カウンタのタイミングが主同期カ
ウンタに書込まれ、主同期カウンタが擬似同期状態に入
る。

（４）副同期カウンタはＢに同期していたが、主同期カ
ウンタがＢに同期したので（１）項と同じくＢは副同期
カウンタに入力されなくなる。そこで、副同期カウンタ
は３段の前方保護からハンチングの状態に入る。

一方、主同期カウンタはＢが入力しなくなったので前方
保護を経てハンチングの状態に入る。

（５）主同期カウンタ及び副同期カウンタ共に真の同期
パターンであるＡを見つける。

（６）主同期カウンタは後方保護を経てＡに同期する。

しかし、主同期カウンタが八に同期した為に副同期カウ
ンタに八が入力せず、再びハンチングを始める。

〔発明が解決しようとする問題点〕

上記の様に、主及び副同期カウンタの後方保護の段数が
同じになっているので（後方保護の時間が同じ）、例え
ば入力するＰＣＭ信号の誤り率が劣化した時は上記の様
に擬似同期検出回路は誤動作を生じ、真の同期状態にあ
る主同期カウンタに擬似同期状態にある副同期カウンタ
よりのタイミングが書込まれ、擬似同期状態になると云
う問題点があった。

〔問題点を解決するための手段〕

上記の問題点は同期パターンを検出する同期パターン検
出回路と、該同期パターン検出回路からの同期パターン
検出パルスを入力し、該パルスが所定の後方保護時間以
上正しく入力された時に同期状態になり、該パルスが所
定の前方保護時間以上正しく入力されなかった時に非同
期状態になる主同期カウンタ及び副同期カウンタと、主
同期カウンタの１疑似間期を検出した時に副同期カウン
タが同期状態になっていた場合に、主同期カウンタを副
同期カウンタのタイミングに変更する擬似同期検出回路
とを設け、少くとも咳主同期カンウタの同期状態におい
て前記副同期カウンタの後方保護時間を前記主同期カウ
ンタの後方保護時間より長くした本発明のフレーム同期
方式により解決される。

〔作用〕

本発明は副同期カウンタの後方保護の段数を主同期カウ
ンタのそれよりも長くする事により、副同期カウンタが
ＰＣＭ信号中の後方保護時間よりも短い擬似同期パター
ンに引込まれることを防止した。

即ち、主同期カウンタが真の同期状態にある時、誤り率
の劣化によって擬似同期検出部が擬似同期であると誤認
しても、主同期カウンタに副同期カウンタから誤ったタ
イミングが書込まれず、誤り率の劣化による誤動作の防
止が行われる。

そこで、安定なフレーム同期が確立する。

〔実施例〕

以下図示実施例により本発明の要旨は具体的に説明する
。尚、企図を通じて同一符号は同一対象物を示す。

第１図は本発明の一実施例のブロック図を、第２図はタ
イムチャートを示す。

図に示す様に、後方保護の段数が２段の主同期カウンタ
に対して副同期カウンタは後方保護設定信号■により２
段、３段と切替えられる様になっているが、第２図を参
照しながら第１図に示す副同期カウンタの動作を説明す
る。

図において、クロック■がＭ進カウンタ１０と６進カウ
ンタ１３に、検出パルス■と後方保護設定信号■がゲー
ト回路部１４に加えられる。

（１）　　フレーム同期が確立していると、６進カウン
タ１３の出力■が１になる。そして、Ｍ進カウンタ１０
の出力■がＭの時に、 ・検出パルス■が入力すると、６進カウンタ１３の出力
■は１のままで、同期状態を維持する。

・検出パルス■が入力しないと、６進カウンタ１３の出
力■は２となり前方保護の状態になる。

・検出パルス■が３回以上連続して入力しないと、６進
カウンタ１３の出力■は４となりハンチングの状態とな
る。この状態では、Ｍ進カウンタ１０の出力はＭに固定
される。

（２）　　ハンチングの状態では、検出パルス■が入力
するとＭ進カウンタ１０の出力■は１の状態となり、６
進カウンタ１３の出力■は５になり後方保護の状態に入
る。

＋３１６進カウンタ１３の出力■が５で、Ｍ進カウンタ
１０の出力■がＭの時に検出パルス■が入力すると、 ・後方保護設定信号■が０（保護段数２段）の場合、６
進カウンタ１３の出力■は１に、Ｍ進カウンタ１０の出
力■は１となり同期状態となる。

・後方保護設定信号■が１　（保護段数３段）の場合、
６進カウンタ１３の出力■は６となり後方保護の状態の
ままである。

そして、検出パルス■がその後、入力しなければ６進カ
ウンタ１３の出力■は４となり再びハンチングの状態と
なる。

しかし、検出パルス■が入力すると６進カウンタ１３の
出力■は１となり同期状態となる。

２つのカウンタをこの様に動作させる為、ゲート回路部
１４は■、■、■、■の信号を受け、■〜［相］の信号
を出力して下記の様な制御をしている。

（４］ＥＮ信号■によってＭ進カウンタ１０はハンチン
グ状態以外はカウンタ・アンプ動作をしている。

（５）６進カウンタ１３は信号■で同期状態では常に１
に、信号■でハンチング状態では當に４になる様に制御
される。

又、ＥＮ信号■によりＭ進カウンタ１０の出力■がＭの
時のみカウント・アップする。

（６）同期外れ信号■は６進カウンタ１３の出力が４．
５．６の時に出力される。

（７）フレームパルス［相］はＭ進カウンタ１０の出力
■がＭで、６進カウンタ１３の出力■が１〜３の時に出
力される。

（８）６進カウンタ１３の出力■が５、Ｍ進カウンタ１
０の出力■がＭ、検出パルス■が１で、・後方保護設定
信号■が１の時は６進カウンタ１３の出力は５から６に
なる。

・後方保護設定信号■がＯの時は６進カウンタ１３の出
力■は５から１になる。

即ち、後方保護設定信号で６進カウンタ１３は制御され
る。

第３図は状態遷移図を示す。

図は検出パルスの値によってカウンタがどの様に動作す
るかを示すもので、入力クロノクの１ビツト毎に矢印の
方向に状態がずれる。

尚、１．１〜１．Ｍは同期状態、２．１〜３．Ｍは前方
保護状態、４．Ｍはハンチング状態、５．１〜６．Ｍは
後方保護の状態をそれぞれ示す。

第４（ａ）は本発明の副同期カウンタを用いたフレーム
同期回路の検出パルスの検出状態図、第４図（ｂ）及び
ｆｃ）は主同期カウンタ及び副同期カウンタの同期状態
図を示す。ここで、 Ａ：真の同期パターンを検出した時の検出パルスＢ；擬
似同期パターンを検出した時の検出パルス量：周期 で、主同期カウンタと副同期カウンタの後方保護段数は
２段と３段に設定されている。

図において、 （１）主同期カウンタがＡに同期しているので、副同期
カウンタはハンチングの状態にあり、入力されたＢを検
出する。しかし、このＢは２回しか連続しない為に後方
保護は終了せず、再びハンチングの状態になる。

（２）主同期カウンタは八に同期しているので副同期カ
ウンタはＡのタイミングで動作する事はできず、後方保
護、ハンチングの状態を繰返し同期に入る確率は低い。

（３）　　副同期カウンタが同期状態に入る確率が低い
ので、主同期カウンタの同期状態を維持する確率は高く
なる。

尚、アンド回路７の部分がなくて主同期カウンタ５のタ
イミングで擬似同期を検出した時のみ副同期カウンタを
動作させる回路の場合でも、副同期カウンタの後方保護
の段数（後方保護の時間と同じ）を主同期カウンタの後
方保護の段数より長くする事により擬似同期の防止が図
られる。

〔発明の効果〕

以上説明した様に、副同期カウンタの後方保護の段数を
主同期カウンタのそれよりも大きくする事により、伝送
路で発生する誤り率の劣化による誤動作の確率を小さく
する事ができ、安定なフレーム同期が確立する。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のタイムチャート、 第３図は第１図の状ｉ遷移図、 第４図（ａｌは検出パルスの検出状態図、第４図（ｂ）
及び（Ｃ）は主及び副同期カウンタの同期状態図、 第５図はフレーム同期回路の原理的ブロック図、第６図
（ａｌは検出パルスの検出状態図、第６図（ｂｌは同期
状態図、 第７図はフレーム同期回路のブロック図、第８図は別の
フレーム同期回路のブロック図、第９図は従来例のブロ
ック図、 第１０図は第９図のタイムチャート、 第１１図は第９図の状！３遷移図を示す。 第１２図（ａｌは検出パルスの検出状態図、第１２図（
ｂ）及び（Ｃ１は主及び副同期カウンタの同期状態図を
示す。 図において、 ２は同期パターン検出部、 ４は擬似同期検出部、 ５は主同期カウンタ、 ６は副同期カウンタ、 １０はＭ進カウンタ、 １１は５進カウンタ、 １２．１４はゲート回路、 １３は６進カウンタを示す。 ７及び８はアンド回路を示す。 杢侘哨の実施、仔’ｌｏｇ’１月期カウ〉りの）“口・
７７閏第１図 メロ１方イ矛謹３ｔり彩 後方１呆護２＃９／３葭１２７沓 躬１図のカウンタの伏戴・遷移図 第３図 フし一４同期回路のフパ口・７２図 第　５　図 一同期４大°気　−ｊ−同期外材燵一一同期イだ！−も
５図の吏ｎイ乍寥先明図 第す図 フＬ−ム同期回路の群、細フ“口・アク図第７図 フし−ム同朗口路の堵り田フ′口・シフ図従来のシ１同
期刀つ〉りの１百・・ｌり図第　９　図

Claims (1)

1. 【特許請求の範囲】 一定期間毎に同期パターンを伝送するディジタル伝送方
   式の受信側において、 該同期パターンを検出する同期パターン検出回路と、 該同期パターン検出回路からの同期パターン検出パルス
   を入力し、該パルスが所定の後方保護時間以上正しく入
   力された時に同期状態になり、該パルスが所定の前方保
   護時間以上正しく入力されなかった時に非同期状態にな
   る主同期カウンタ及び副同期カウンタと、 主同期カウンタの擬似同期を検出した時に副同期カウン
   タが同期状態になっていた場合に、主同期カウンタを副
   同期カウンタのタイミングに変更する擬似同期検出回路
   とを設け、 少なくとも該主同期カウンタの同期状態においては前記
   副同期カウンタの後方保護時間が前記主同期カウンタの
   後方保護時間より長いことを特徴とするフレーム同期方
   式。