JPS6248853B2 - - Google Patents
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- JPS6248853B2 JPS6248853B2 JP57232798A JP23279882A JPS6248853B2 JP S6248853 B2 JPS6248853 B2 JP S6248853B2 JP 57232798 A JP57232798 A JP 57232798A JP 23279882 A JP23279882 A JP 23279882A JP S6248853 B2 JPS6248853 B2 JP S6248853B2
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- Japan
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- input data
- audio input
- voice
- data
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/16—Sound input; Sound output
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Audiology, Speech & Language Pathology (AREA)
- General Health & Medical Sciences (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、一定時間間隔で音声入力をサンプリ
ングし、音声入力データをメモリに書込み、デー
タ量が設定値に達すると、処理装置（CPU）が
決められた時間内に音声入力データの読出しを行
う音声認識前処理部に係り、音声入力データが所
定時間内に読出されない場合、その旨を処理装置
に通知すると共にメモリへの書込みを禁止し、メ
モリを読出し可能状態に保つようにした音声入力
データ制御方式に関するものである。
ングし、音声入力データをメモリに書込み、デー
タ量が設定値に達すると、処理装置（CPU）が
決められた時間内に音声入力データの読出しを行
う音声認識前処理部に係り、音声入力データが所
定時間内に読出されない場合、その旨を処理装置
に通知すると共にメモリへの書込みを禁止し、メ
モリを読出し可能状態に保つようにした音声入力
データ制御方式に関するものである。
マイクロフオンなどの音声入力装置を通して一
定時間間隔で音声入力をサンプリングし、そのサ
ンプリングした音声入力データをメモリに書込
み、音声入力データ量が所定量に達すると処理装
置（CPU）が所定時間内に音声入力データの読
出しを行うようになつた音声認識前処理部では、
従来はサンプリング周期が例えば10ｍｓと定めら
れていると、サンプリングした音声入力データ
は、10ｍｓ毎にメモリに書込まれるため、処理装
置が10ｍｓをこえてメモリのデータを読出すこと
が不可能であつた。したがつて、このような従来
の方式では、処理装置が10ｍｓ内で処理可能なも
のしか採用できないという問題がある。このよう
な制約は、例えば音声認識前処理部において音声
分析を行うフイルター・ボードのテストを行うに
際しても問題がある。即ち、フイルター・ボード
に対して10ｍｓ周期内でテスト処理を行うこと
は、通常のテスト・システムと方法では困難であ
る。
定時間間隔で音声入力をサンプリングし、そのサ
ンプリングした音声入力データをメモリに書込
み、音声入力データ量が所定量に達すると処理装
置（CPU）が所定時間内に音声入力データの読
出しを行うようになつた音声認識前処理部では、
従来はサンプリング周期が例えば10ｍｓと定めら
れていると、サンプリングした音声入力データ
は、10ｍｓ毎にメモリに書込まれるため、処理装
置が10ｍｓをこえてメモリのデータを読出すこと
が不可能であつた。したがつて、このような従来
の方式では、処理装置が10ｍｓ内で処理可能なも
のしか採用できないという問題がある。このよう
な制約は、例えば音声認識前処理部において音声
分析を行うフイルター・ボードのテストを行うに
際しても問題がある。即ち、フイルター・ボード
に対して10ｍｓ周期内でテスト処理を行うこと
は、通常のテスト・システムと方法では困難であ
る。
本発明は、上記の考察に基づくものであつて、
音声認識前処理部に対してサンプリング周期をこ
えてメモリから音声入力データの読出しが可能な
音声入力データ制御方式を提供することを目的と
するものである。
音声認識前処理部に対してサンプリング周期をこ
えてメモリから音声入力データの読出しが可能な
音声入力データ制御方式を提供することを目的と
するものである。
そのために本発明の音声入力データ制御方式
は、音声を入力し増幅する音声入力増幅手段、音
声を複数チヤネルの音声入力データに分析する音
声分析手段、複数チヤネルの音声入力データを１
チヤネルずつ選択してデイジタル値の音声入力デ
ータに変換するデータ選択・変換手段、該データ
選択・変換手段により変換された音声入力データ
を複数チヤネル格納するデータ格納手段、及び音
声入力データ制御手段を備え、一定時間間隔で音
声入力をサンプリングして音声入力データを上記
データ格納手段に格納し、格納された音声入力デ
ータが音声認識処理を行う処理装置に読出される
ようになつた音声認識前処理部における音声入力
データ制御方式であつて、上記音声入力データ制
御手段は、上記一定時間間隔毎に複数チヤネルの
音声入力データを上記データ格納手段に格納し、
しかる後上記データ格納手段を読出しモードにし
て上記処理装置からの読出しアドレスを上記デー
タ格納手段に供給するサンプリング制御部、上記
読出しアドレスの最終アドレスを検出するアドレ
ス検出部、及び上記一定時間毎に上記読出しモー
ドか否かを検出する読出し検出部を備え、且つ上
記アドレス検出部は上記最終アドレスを検出した
ことを条件に上記サンプリング制御部を読出しモ
ードから次の一定時間間隔毎の上記データ格納手
段への音声入力データの格納が可納なモードに制
御し、上記読出し検出部は読出しモードを検出し
たことを条件に上記処理装置に一定時間経過した
にも拘らず上記データ格納手段に格納された音声
入力データが読出されていない旨を通知するよう
に構成されたことを特徴とするものである。
は、音声を入力し増幅する音声入力増幅手段、音
声を複数チヤネルの音声入力データに分析する音
声分析手段、複数チヤネルの音声入力データを１
チヤネルずつ選択してデイジタル値の音声入力デ
ータに変換するデータ選択・変換手段、該データ
選択・変換手段により変換された音声入力データ
を複数チヤネル格納するデータ格納手段、及び音
声入力データ制御手段を備え、一定時間間隔で音
声入力をサンプリングして音声入力データを上記
データ格納手段に格納し、格納された音声入力デ
ータが音声認識処理を行う処理装置に読出される
ようになつた音声認識前処理部における音声入力
データ制御方式であつて、上記音声入力データ制
御手段は、上記一定時間間隔毎に複数チヤネルの
音声入力データを上記データ格納手段に格納し、
しかる後上記データ格納手段を読出しモードにし
て上記処理装置からの読出しアドレスを上記デー
タ格納手段に供給するサンプリング制御部、上記
読出しアドレスの最終アドレスを検出するアドレ
ス検出部、及び上記一定時間毎に上記読出しモー
ドか否かを検出する読出し検出部を備え、且つ上
記アドレス検出部は上記最終アドレスを検出した
ことを条件に上記サンプリング制御部を読出しモ
ードから次の一定時間間隔毎の上記データ格納手
段への音声入力データの格納が可納なモードに制
御し、上記読出し検出部は読出しモードを検出し
たことを条件に上記処理装置に一定時間経過した
にも拘らず上記データ格納手段に格納された音声
入力データが読出されていない旨を通知するよう
に構成されたことを特徴とするものである。
〔発明の実施例〕
以下、本発明の実施例を図面を参照しつつ説明
する。
する。
第１図は本発明の１実施例を示す図、第２図は
処理装置が規定時間内にメモリの音声入力データ
を読出す場合の信号のタイミングを示すタイム・
チヤート、第３図は処理装置が規定時間をオーバ
してメモリの音声入力データを読出す場合の信号
のタイミングを示すタイム・チヤートである。第
１図において、１はマイクロフオン、２はプリア
ンプ、３はプリエンフアシス、４はBPF（バン
ド・パス・フイルタ）、５と１２はマルチプレク
サ、６はサンプル・ホールド回路、７はＡ／Ｄコ
ンバータ、８はバツフア・メモリ、９ないし１１
はカウンタ、１３はデコーダ、１４と１５はFF
（フリツプ・フロツプ回路）、１６は論理回路、１
７はナンド・ゲート、１８はノア・ゲート、１９
はノア・ゲート、２０はアンド・ゲート、２１，
２３はインバータ、２２は処理装置（CPU）を
示す。
処理装置が規定時間内にメモリの音声入力データ
を読出す場合の信号のタイミングを示すタイム・
チヤート、第３図は処理装置が規定時間をオーバ
してメモリの音声入力データを読出す場合の信号
のタイミングを示すタイム・チヤートである。第
１図において、１はマイクロフオン、２はプリア
ンプ、３はプリエンフアシス、４はBPF（バン
ド・パス・フイルタ）、５と１２はマルチプレク
サ、６はサンプル・ホールド回路、７はＡ／Ｄコ
ンバータ、８はバツフア・メモリ、９ないし１１
はカウンタ、１３はデコーダ、１４と１５はFF
（フリツプ・フロツプ回路）、１６は論理回路、１
７はナンド・ゲート、１８はノア・ゲート、１９
はノア・ゲート、２０はアンド・ゲート、２１，
２３はインバータ、２２は処理装置（CPU）を
示す。
第１図において、音声入力は、マイクロフオン
１、プリアンプ２、プリエンフアシス３を通して
BPF４に送られる。プリエンフアシス３は、マイ
クロフオン１の受信感度が高域では低く、したが
つて特に摩擦音のような音声入力に減衰が正じる
ことから、このような高域部分を低域部分と同様
の出力として得られるよう補償するものである。
音声入力信号がBPF４に送られてくると、BPF４
では、16チヤネルの周波数帯域毎にフイルタ整流
平滑され、16チヤネルの音声入力データがマルチ
プレクサ５に送られる。マルチプレクサ５では、
アドレスが指示され、その指示されたアドレスに
従つてBPF４から送られてきた16チヤネルの音声
入力データの中から１チヤネルの音声入力データ
が選択される。マルチプレクサ５により選択され
た音声入力データは、サンプル・ホールド回路６
に保持され、そしてＡ／Ｄコンバータによつて12
ビツトのデイジタル・データに変換され、バツフ
ア・メモリ８に格納される。16チヤネルの音声入
力データが同様にして全てバツフア・メモリ８に
格納されると、その音声入力データは処理装置
（CPU）２２に読出される。処理装置２２では、
図示しないが記憶装置を備え、音声入力データに
対応する辞書が格納されていて、バツフア・メモ
リ８から音声入力データが読出されると、辞書と
参照して音声認識処理が行われる。以上のバツフ
ア・メモリ８から処理装置２２に音声入力データ
が読出されるまでの構成が音声認識処理部に相当
するものである。このような音声認識前処理部に
おいて、マルチプレクサ５に与えるアドレスは、
カウンタ１１により生成される。カウンタ１１
は、論理回路１６の出力〓50μSWをカウントす
るもので、そのカウント値がマルチ・プレクサ５
にアドレスとして供給され、さらにマルチプレク
サ１２にも供給される。マルチプレクサ１２から
バツフア・メモリ８にアドレスが供給される。又
カウンタ１１は、50μＳ×16になると即ち16チヤ
ネルの音声入力データがバツフア・メモリ８に書
込まれるとキヤリーをFF１４のＪ端子に送出す
る。論理回路１６は、データ・レデイの負論理信
号〓DTRDYとクロツクCLKとカウンタ９の出力
を入力とするナンド・ゲートを持つ論理回路であ
つて、データ・レデイの負論理信号〓DTRDYが
論理「１」のときノア・ゲート１９の出力により
起動がかけられ、カウンタ９から50μＳ毎にキヤ
リーが送られてくると論理「０」になる信号〓50
μSWを出力する。この信号〓50μSWはバツフ
ア・メモリ８とナンド・ゲート１７にも供給さ
れ、バツフア・メモリでは、信号〓50μSWが論
理「０」で書込みが行われ、論理「１」で読出し
が行われる。論理回路１６では、信号〓50μSW
が16回論理「０」になり、16チヤネルの音声入力
データがバツフア・メモリ８に書込まれ、デー
タ・レデイの負論理信号〓DTRDYが論理「０」
になると、以後データ・レデイの負論理信号〓
DTRDYが再び論理「１」になつても、ノア・ゲ
ート１９の出力によつて起動がかけられるまで信
号〓50μSWは論理「１」のままに保持される。
又、論理回路１６の信号〓50μSWが16回論理
「０」になりバツフア・メモリ８に音声入力デー
タが書込まれた後は、データ・レデイDTRDYが
論理「１」になり、チヤネル15（〓CH15）が読
み出されないと、バツフア・メモリ８は読出し状
態に保持される。カウンタ９は、クロツクCLK
をカウントして50μＳ毎にキヤリーを送出するも
ので、そのキヤリーが論理回路１６に供給される
外、カウンタ１０とインバータ２３を経由して、
ノア・ゲート１８にも供給される。カウンタ１０
は、カウンタ９から送られてくるキヤリーをカウ
ントし、10ｍｓ毎にキヤリーを送出する。そのキ
ヤリーは、ノア・ゲート１９とアンド・ゲート２
０に供給される。又、ノア・ゲート１９は、入力
端子に処理装置からのリセツト信号RSTが供給
され、リセツト信号RSTが論理「１」になつた
とき、又はカウンタ１０から論理「１」のキヤリ
ーが出力されたとき論理「０」、両者が論理
「０」のとき論理「１」の出力信号がカウンタ１
０と１１のリセツト端子とインバータ２３の入力
端子と論理回路１６の起動端子に供給される。イ
ンバータ２３の出力端子はノア・ゲート１８の入
力端子に供給される。ノア・ゲート１８の出力が
カウンタ９のリセツト端子に供給される。処理装
置２２からのアドレス信号は、マルチプレクサ１
２の入力端子とデコーダ１３の入力端子に供給さ
れる。マルチプレクサ１２は、データ・レデイ信
号DTRDYが選択信号として供給され、データ・
レデイ信号DTRDYが論理「０」のときにカウン
タ１１のカウント値をアドレスとしてバツフア・
メモリ８に供給し、データ・レデイ信号DTRDY
が論理「１」になると処理装置２２から送られて
きたアドレスをバツフア・メモリ８に供給する。
デコーダ１３は、処理装置２２から送られてくる
アドレスをデコードし、該アドレスがチヤネル15
である場合には論理「０」、それ以外の場合には
論理「１」の信号〓CH15をナンド・ゲート１７
に送出する。又、ナンド・ゲート１７の入力端子
には、論理回路１６の出力〓50μSWが供給さ
れ、ナンド・ゲート１７の出力がFF１４のＣ端
子にクロツクとして供給される。FF１４のＱ端
子は、Ｋ端子と接続され、その出力がデータ・レ
デイ信号DTRDYとしてアンド・ゲート２０の入
力端子とマルチプレクサ１２のセレクト端子と処
理装置に供給され、Ｑ端子の出力はデータ・レデ
イの負論理信号〓DTRDYとして論理回路１６の
入力端子に供給される。FF１５は、Ｊ端子にア
ンド・ゲート２０の出力が供給され、Ｃ端子にク
ロツクCLKが供給され、Ｋ端子が接地され、Ｑ
端子の出力が通知信号OVRNとして処理装置２２
に供給される。FF１４と１５のリセツト端子に
はインバータ２１の出力が供給され、インバータ
２１の入力端子には処理装置のリセツト信号
RSTが供給される。
１、プリアンプ２、プリエンフアシス３を通して
BPF４に送られる。プリエンフアシス３は、マイ
クロフオン１の受信感度が高域では低く、したが
つて特に摩擦音のような音声入力に減衰が正じる
ことから、このような高域部分を低域部分と同様
の出力として得られるよう補償するものである。
音声入力信号がBPF４に送られてくると、BPF４
では、16チヤネルの周波数帯域毎にフイルタ整流
平滑され、16チヤネルの音声入力データがマルチ
プレクサ５に送られる。マルチプレクサ５では、
アドレスが指示され、その指示されたアドレスに
従つてBPF４から送られてきた16チヤネルの音声
入力データの中から１チヤネルの音声入力データ
が選択される。マルチプレクサ５により選択され
た音声入力データは、サンプル・ホールド回路６
に保持され、そしてＡ／Ｄコンバータによつて12
ビツトのデイジタル・データに変換され、バツフ
ア・メモリ８に格納される。16チヤネルの音声入
力データが同様にして全てバツフア・メモリ８に
格納されると、その音声入力データは処理装置
（CPU）２２に読出される。処理装置２２では、
図示しないが記憶装置を備え、音声入力データに
対応する辞書が格納されていて、バツフア・メモ
リ８から音声入力データが読出されると、辞書と
参照して音声認識処理が行われる。以上のバツフ
ア・メモリ８から処理装置２２に音声入力データ
が読出されるまでの構成が音声認識処理部に相当
するものである。このような音声認識前処理部に
おいて、マルチプレクサ５に与えるアドレスは、
カウンタ１１により生成される。カウンタ１１
は、論理回路１６の出力〓50μSWをカウントす
るもので、そのカウント値がマルチ・プレクサ５
にアドレスとして供給され、さらにマルチプレク
サ１２にも供給される。マルチプレクサ１２から
バツフア・メモリ８にアドレスが供給される。又
カウンタ１１は、50μＳ×16になると即ち16チヤ
ネルの音声入力データがバツフア・メモリ８に書
込まれるとキヤリーをFF１４のＪ端子に送出す
る。論理回路１６は、データ・レデイの負論理信
号〓DTRDYとクロツクCLKとカウンタ９の出力
を入力とするナンド・ゲートを持つ論理回路であ
つて、データ・レデイの負論理信号〓DTRDYが
論理「１」のときノア・ゲート１９の出力により
起動がかけられ、カウンタ９から50μＳ毎にキヤ
リーが送られてくると論理「０」になる信号〓50
μSWを出力する。この信号〓50μSWはバツフ
ア・メモリ８とナンド・ゲート１７にも供給さ
れ、バツフア・メモリでは、信号〓50μSWが論
理「０」で書込みが行われ、論理「１」で読出し
が行われる。論理回路１６では、信号〓50μSW
が16回論理「０」になり、16チヤネルの音声入力
データがバツフア・メモリ８に書込まれ、デー
タ・レデイの負論理信号〓DTRDYが論理「０」
になると、以後データ・レデイの負論理信号〓
DTRDYが再び論理「１」になつても、ノア・ゲ
ート１９の出力によつて起動がかけられるまで信
号〓50μSWは論理「１」のままに保持される。
又、論理回路１６の信号〓50μSWが16回論理
「０」になりバツフア・メモリ８に音声入力デー
タが書込まれた後は、データ・レデイDTRDYが
論理「１」になり、チヤネル15（〓CH15）が読
み出されないと、バツフア・メモリ８は読出し状
態に保持される。カウンタ９は、クロツクCLK
をカウントして50μＳ毎にキヤリーを送出するも
ので、そのキヤリーが論理回路１６に供給される
外、カウンタ１０とインバータ２３を経由して、
ノア・ゲート１８にも供給される。カウンタ１０
は、カウンタ９から送られてくるキヤリーをカウ
ントし、10ｍｓ毎にキヤリーを送出する。そのキ
ヤリーは、ノア・ゲート１９とアンド・ゲート２
０に供給される。又、ノア・ゲート１９は、入力
端子に処理装置からのリセツト信号RSTが供給
され、リセツト信号RSTが論理「１」になつた
とき、又はカウンタ１０から論理「１」のキヤリ
ーが出力されたとき論理「０」、両者が論理
「０」のとき論理「１」の出力信号がカウンタ１
０と１１のリセツト端子とインバータ２３の入力
端子と論理回路１６の起動端子に供給される。イ
ンバータ２３の出力端子はノア・ゲート１８の入
力端子に供給される。ノア・ゲート１８の出力が
カウンタ９のリセツト端子に供給される。処理装
置２２からのアドレス信号は、マルチプレクサ１
２の入力端子とデコーダ１３の入力端子に供給さ
れる。マルチプレクサ１２は、データ・レデイ信
号DTRDYが選択信号として供給され、データ・
レデイ信号DTRDYが論理「０」のときにカウン
タ１１のカウント値をアドレスとしてバツフア・
メモリ８に供給し、データ・レデイ信号DTRDY
が論理「１」になると処理装置２２から送られて
きたアドレスをバツフア・メモリ８に供給する。
デコーダ１３は、処理装置２２から送られてくる
アドレスをデコードし、該アドレスがチヤネル15
である場合には論理「０」、それ以外の場合には
論理「１」の信号〓CH15をナンド・ゲート１７
に送出する。又、ナンド・ゲート１７の入力端子
には、論理回路１６の出力〓50μSWが供給さ
れ、ナンド・ゲート１７の出力がFF１４のＣ端
子にクロツクとして供給される。FF１４のＱ端
子は、Ｋ端子と接続され、その出力がデータ・レ
デイ信号DTRDYとしてアンド・ゲート２０の入
力端子とマルチプレクサ１２のセレクト端子と処
理装置に供給され、Ｑ端子の出力はデータ・レデ
イの負論理信号〓DTRDYとして論理回路１６の
入力端子に供給される。FF１５は、Ｊ端子にア
ンド・ゲート２０の出力が供給され、Ｃ端子にク
ロツクCLKが供給され、Ｋ端子が接地され、Ｑ
端子の出力が通知信号OVRNとして処理装置２２
に供給される。FF１４と１５のリセツト端子に
はインバータ２１の出力が供給され、インバータ
２１の入力端子には処理装置のリセツト信号
RSTが供給される。
次に処理装置が規定時間内にメモリの音声入力
データを読出す場合について第２図を参照しつつ
説明する。処理装置２２のリセツト信号RSTが
論理「１」から論理「０」にされるとカウンタ９
ないし１１及びFF１４と１５がリセツトされる
と共に論理回路１６の動作が開始される。その結
果、カウンタ９から50μＳ毎に送出されるキヤリ
ーとクロツクCLKとデータ・レデイの負論理信
号〓DTRDYとを基に50μＳ間隔でライト・パル
ス〓50μSWが論理回路１６により生成される。
そしてそのライト・パルス〓50μSWは、バツフ
ア・メモリ８にライト・タイミング信号として送
られると共にカウンタ１１にも送られる。カウン
タ１１では、ライト・パルス〓50μSWをカウン
トし、そのカウント値がアドレスとしてマルチ・
プレクサ５に与えられ、又、マルチプレクサ１２
を通してバツフア・メモリ８にも与えられる。50
μＳ毎にBPF４の16チヤネルの音声入力データ
（サンプル・データＡ）が順次マルチプレクサ
５、サンプル・ホールド回路６、Ａ／Ｄコンバー
タ７を通してデイジタル値に変換されてバツフ
ア・メモリ８に格納されると、カウンタ１１から
キヤリーが送出される。その結果、FF１４のＪ
端子に論理「１」が加えられるからデータ・レデ
イ信号DTRDYが論理「１」に、又、その負論理
信号〓DTRDYが論理「０」になり、論理回路１
６の動作が停止されてバツフア・メモリ８がリー
ド・モードにされ、マルチプレクサ１２からバツ
フア・メモリ８に送出するアドレスが処理装置２
２のアドレスに切り換えられる。処理装置２２
は、データ・レデイ信号DTRDYが論理「１」に
なつたことを読取ると、アドレスを順次送出して
バツフア・メモリ８に格納された音声入力データ
を順次読出す。そして処理装置２２のアドレスが
チヤネル15を指定するとデコーダ１３の出力が論
理「０」になり、FF１４の出力を反転させる。
その結果、データ・レデイ信号DTRDYは論理
「０」に、又、その負論理信号〓DTRDYは論理
「１」になる。その状態において、カウンタ１０
のカウントが続けられ、10ｍｓのキヤリーが送出
されるとカウンタ９ないし１１がリセツトされる
と共に論理回路１６の動作が開始され、次の音声
入力データＢに対するバツフア・メモリ８への書
込みが行われる。
データを読出す場合について第２図を参照しつつ
説明する。処理装置２２のリセツト信号RSTが
論理「１」から論理「０」にされるとカウンタ９
ないし１１及びFF１４と１５がリセツトされる
と共に論理回路１６の動作が開始される。その結
果、カウンタ９から50μＳ毎に送出されるキヤリ
ーとクロツクCLKとデータ・レデイの負論理信
号〓DTRDYとを基に50μＳ間隔でライト・パル
ス〓50μSWが論理回路１６により生成される。
そしてそのライト・パルス〓50μSWは、バツフ
ア・メモリ８にライト・タイミング信号として送
られると共にカウンタ１１にも送られる。カウン
タ１１では、ライト・パルス〓50μSWをカウン
トし、そのカウント値がアドレスとしてマルチ・
プレクサ５に与えられ、又、マルチプレクサ１２
を通してバツフア・メモリ８にも与えられる。50
μＳ毎にBPF４の16チヤネルの音声入力データ
（サンプル・データＡ）が順次マルチプレクサ
５、サンプル・ホールド回路６、Ａ／Ｄコンバー
タ７を通してデイジタル値に変換されてバツフ
ア・メモリ８に格納されると、カウンタ１１から
キヤリーが送出される。その結果、FF１４のＪ
端子に論理「１」が加えられるからデータ・レデ
イ信号DTRDYが論理「１」に、又、その負論理
信号〓DTRDYが論理「０」になり、論理回路１
６の動作が停止されてバツフア・メモリ８がリー
ド・モードにされ、マルチプレクサ１２からバツ
フア・メモリ８に送出するアドレスが処理装置２
２のアドレスに切り換えられる。処理装置２２
は、データ・レデイ信号DTRDYが論理「１」に
なつたことを読取ると、アドレスを順次送出して
バツフア・メモリ８に格納された音声入力データ
を順次読出す。そして処理装置２２のアドレスが
チヤネル15を指定するとデコーダ１３の出力が論
理「０」になり、FF１４の出力を反転させる。
その結果、データ・レデイ信号DTRDYは論理
「０」に、又、その負論理信号〓DTRDYは論理
「１」になる。その状態において、カウンタ１０
のカウントが続けられ、10ｍｓのキヤリーが送出
されるとカウンタ９ないし１１がリセツトされる
と共に論理回路１６の動作が開始され、次の音声
入力データＢに対するバツフア・メモリ８への書
込みが行われる。
しかし音声入力データの読出しが規定時間をオ
ーバして行われる場合には、第３図に示すように
カウンタ１０から10ｍｓのキヤリーが送出された
とき、データ・レデイ信号DTRDYはまだ論理
「１」のままであるので、アンド・ゲート２０の
アンド条件が成立し、FF１５のＱ端子の出力
OVRNが論理「１」にされる。即ち、データ・レ
デイ信号DTRDYが論理「１」になつたにも拘ら
ず、処理装置２２が規定時間内にバツフア・メモ
リ８の音声入力データの読出しを完了しない場合
には、信号OVRNが論理「１」にされ、これが処
理装置２２に通知される。又、この場合には、デ
ータ・レデイ信号DTRDYが論理「１」のままで
あるので、バツフア・メモリ８は、論理回路１６
の出力によつてリード・モードのままに制御さ
れ、マルチプレクサ１２によつて処理装置２２か
らのアドレスが与えられるように制御されてい
る。
ーバして行われる場合には、第３図に示すように
カウンタ１０から10ｍｓのキヤリーが送出された
とき、データ・レデイ信号DTRDYはまだ論理
「１」のままであるので、アンド・ゲート２０の
アンド条件が成立し、FF１５のＱ端子の出力
OVRNが論理「１」にされる。即ち、データ・レ
デイ信号DTRDYが論理「１」になつたにも拘ら
ず、処理装置２２が規定時間内にバツフア・メモ
リ８の音声入力データの読出しを完了しない場合
には、信号OVRNが論理「１」にされ、これが処
理装置２２に通知される。又、この場合には、デ
ータ・レデイ信号DTRDYが論理「１」のままで
あるので、バツフア・メモリ８は、論理回路１６
の出力によつてリード・モードのままに制御さ
れ、マルチプレクサ１２によつて処理装置２２か
らのアドレスが与えられるように制御されてい
る。
以上の説明から明らかなように、本発明によれ
ば、読出しアドレスを検出して読出しが終るまで
書込みを禁止するように制御するので、サンプリ
ング周期をこえても音声認識前処理部のメモリか
ら音声入力データを読出すことが可能になる。し
たがつて音声分析のフイルタ・ボードのテストも
サンプリング周期をこえて行い得るので、普通の
テスト・システムと方法でのテストも可能にな
る。
ば、読出しアドレスを検出して読出しが終るまで
書込みを禁止するように制御するので、サンプリ
ング周期をこえても音声認識前処理部のメモリか
ら音声入力データを読出すことが可能になる。し
たがつて音声分析のフイルタ・ボードのテストも
サンプリング周期をこえて行い得るので、普通の
テスト・システムと方法でのテストも可能にな
る。
第１図は本発明の１実施例を示す図、第２図は
処理装置が規定時間内にメモリの音声入力データ
を読出す場合の信号のタイミングを示すタイム・
チヤート、第３図は処理装置が規定時間をオーバ
してメモリの音声入力データを読出す場合の信号
のタイミングを示すタイム・チヤートである。第
１図において、１……マイクロフオン、２……プ
リアンプ、３……プリエンフアシス、４……BPF
（バンド・パス・フイルタ）、５と１２……マルチ
プレクサ、６……サンプル・ホールド回路、７…
…Ａ／Ｄコンバータ、８……バツフア・メモリ、
９ないし１１……カウンタ、１３……デコーダ、
１４と１５……FF（フリツプ・フロツプ回路）、
１６……論理回路、１７……ナンド・ゲート、１
８……ノア・ゲート、１９……ノア・ゲート、２
０……アンド・ゲート、２１……インバータ、２
２……処理装置（CPU）、２３……インバータ。
処理装置が規定時間内にメモリの音声入力データ
を読出す場合の信号のタイミングを示すタイム・
チヤート、第３図は処理装置が規定時間をオーバ
してメモリの音声入力データを読出す場合の信号
のタイミングを示すタイム・チヤートである。第
１図において、１……マイクロフオン、２……プ
リアンプ、３……プリエンフアシス、４……BPF
（バンド・パス・フイルタ）、５と１２……マルチ
プレクサ、６……サンプル・ホールド回路、７…
…Ａ／Ｄコンバータ、８……バツフア・メモリ、
９ないし１１……カウンタ、１３……デコーダ、
１４と１５……FF（フリツプ・フロツプ回路）、
１６……論理回路、１７……ナンド・ゲート、１
８……ノア・ゲート、１９……ノア・ゲート、２
０……アンド・ゲート、２１……インバータ、２
２……処理装置（CPU）、２３……インバータ。
Claims (1)
- １ 音声を入力し増幅する音声入力増幅手段、音
声を複数チヤネルの音声入力データに分析する音
声分析手段、複数チヤネルの音声入力データを１
チヤネルずつ選択してデイジタル値の音声入力デ
ータに変換するデータ選択・変換手段、該データ
選択・変換手段により変換された音声入力データ
を複数チヤネル格納するデータ格納手段、及び音
声入力データ制御手段を備え、一定時間間隔で音
声入力をサンプリングして音声入力データを上記
データ格納手段に格納し、格納された音声入力デ
ータが音声認識処理を行う処理装置に読出される
ようになつた音声認識前処理部における音声入力
データ制御方式であつて、上記音声入力データ制
御手段は、上記一定時間間隔毎に複数チヤネルの
音声入力データを上記データ格納手段に格納し、
しかる後上記データ格納手段を読出しモードにし
て上記処理装置からの読出しアドレスを上記デー
タ格納手段に供給するサンプリング制御部、上記
読出しアドレスの最終アドレスを検出するアドレ
ス検出部、及び上記一定時間毎に上記読出しモー
ドか否かを検出する読出し検出部を備え、且つ上
記アドレス検出部は上記最終アドレスを検出した
ことを条件に上記サンプリング制御部を読出しモ
ードから次の一定時間間隔毎の上記データ格納手
段への音声入力データの格納が可納なモードに制
御し、上記読出し検出部は読出しモードを検出し
たことを条件に上記処理装置に一定時間経過した
にも拘らず上記データ格納手段に格納された音声
入力データが読出されていない旨を通知するよう
に構成されたことを特徴とする音声入力データ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232798A JPS59123927A (ja) | 1982-12-29 | 1982-12-29 | 音声入力デ−タ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232798A JPS59123927A (ja) | 1982-12-29 | 1982-12-29 | 音声入力デ−タ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123927A JPS59123927A (ja) | 1984-07-17 |
| JPS6248853B2 true JPS6248853B2 (ja) | 1987-10-15 |
Family
ID=16944918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57232798A Granted JPS59123927A (ja) | 1982-12-29 | 1982-12-29 | 音声入力デ−タ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123927A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419542U (ja) * | 1987-07-27 | 1989-01-31 |
-
1982
- 1982-12-29 JP JP57232798A patent/JPS59123927A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419542U (ja) * | 1987-07-27 | 1989-01-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123927A (ja) | 1984-07-17 |
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