JPS6250862B2

JPS6250862B2 -

Info

Publication number: JPS6250862B2
Application number: JP54061623A
Authority: JP
Inventors: Sankaruchando Shaa Niranjan; Furedoritsuku Teiraa Jeemusu
Original assignee: NCR Corp
Current assignee: NCR Voyix Corp
Priority date: 1978-05-22
Filing date: 1979-05-21
Publication date: 1987-10-27
Also published as: JPS54152928A; DE2920490A1; DE2920490C2; US4205373A; GB2021824B; FR2426937B1; FR2426937A1; GB2021824A

Description

【発明の詳細な説明】この発明は呼出しを要求しているサブシステム
に接続されている時分割バス以外の時分割バスに
接続されたメモリー・サブシステムを呼出すシス
テム及び方法に関する。

ランダム・アクセス（random access）メモリ
ーの容量はデータ処理システムの実行性能の基本
的パラメータである。多くのデータ処理システム
はそのシステムの１部として数種類の選択し得る
大きさのランダム・アクセス・メモリーを取扱う
ことができる。更に、多くのデータ処理システム
は自立形ユニツトの形で追加のランダム・アクセ
ス・メモリーを受入れるような設備を備えてい
る。更に、多くのデータ処理システムは種々のサ
ブシステム間を時分割することができる複数の相
互通信バスを使用する多くのサブシステムを含ん
で構成することができる。このような各相互通信
バスへ代表的にランダム・アクセス・メモリー・
サブシステム及びその他種々のサブシステムが接
続される。そのようなシステムの１つはこの発明
の譲受人と同一人に譲渡された米国特許第
4041472号（1977年８月９日発行）「SYSTEM
AND METHOD FOR SHARING MEMORY」
（以後これをシヤー（Shau）特許と呼ぶ）に開示
されている。このシヤー特許は少くも２対のバス
間通信アダプタを持ち、１方のバスに接続された
呼出要求サブシステムと他のバスに接続されたメ
モリー・サブシステム間のバス間通信を完成する
ようにして、１のバスに接続されたサブシステム
がそのバスに接続されているメモリーだけでなく
同一システムの他の相互通信バスに接続されてい
るランダム・アクセス・メモリーをも呼出し得る
ようにしてそのサブシステムに利用可能なランダ
ム・アクセス・メモリーの容量を有効に拡大でき
るようにしている。このシステムは、メモリーの
容量が同一システムの他の相互通信バスに使用さ
せることができるものである場合、追加のメモリ
ー容量を要求するサブシステムが接続されている
特定の相互通信バスに対し更に追加の自立形ラン
ダム・アクセス・メモリー・ユニツトを接続する
ようなコストの追加を回避するものである。しか
し、このシヤー特許のシステムは呼出要求サブシ
ステムとメモリー・サブシステム間の呼出要求メ
ツセージと対応する応答メツセージのために別個
な対のバス間通信アダプタを必要とする。

従つて、この発明の目的は呼出要求サブシステ
ムが接続されているバス以外の別のバスに接続さ
れているメモリー・サブシステムを呼出す方法及
び安価に作れるそのシステムを提供することであ
る。

この発明の他の目的は多重バスシステムのある
１のバスに接続されているサブシステムによつて
呼出し得るメモリーの容量を拡張する方法及び安
価にできるそのシステムを提供することである。

更に、この発明の目的は呼出中のサブシステム
のバスと異なるバスに接続されているメモリー・
サブシステムを呼出し、該呼出要求サブシステム
は該サブシステムからの対応する呼出要求メツセ
ージの送信順位とは異なる順位のメモリー・サブ
システムから応答メツセージを受信し得るように
したシステム及びその方法を提供することであ
る。

更に、この発明の目的はメモリー・サブシステ
ムに接続されているバスと呼出要求サブシステム
に接続されているバス間に１通信路のみを設ける
だけで呼出要求サブシステムが接続されているバ
ス以外の異なるバスに接続されているメモリー・
サブシステムを呼出す方法及び安価にできるその
システムを提供することである。

以下、この発明をその１実施例に従い簡単に説
明する。この発明は第１の内部転送バスに接続さ
れている呼出要求サブシステムを使用して第２の
内部転送バスに接続されているメモリー・サブシ
ステムを呼出す方法及びシステムを提供する。メ
モリー・サブシステム及び呼出要求サブシステム
はそれぞれ第２のバス及び第１のバスのアドレサ
ブル（アドレス可能な）ポート（Port）に接続さ
れている。第１のメモリー通信アダプタは第１の
バスのアドレサブル・ポートに接続され、第２の
メモリー通信アダプタは第２のバスのアドレサブ
ル・ポートに接続される。この２つのメモリー通
信アダプタはケーブルで接続される。呼出要求サ
ブシステムはそこから呼出要求（リクエスト）・
メツセージを第１の内部転送バスに送信すること
ができる複数の内部入力／出力回路路を持つ。該
第１の内部転送バスに送信される呼出要求（リク
エスト）・メツセージは第１のメモリー通信アダ
プタが接続されているバス番号及びポート番号
（すなわち、アドレス）を持つ着信アドレスと、
リクエスト・メツセージを発信する内部入力／出
力回路路を認識する第１のタグ・ビツト（tag
bit）とを含む。リクエスト・メツセージは更に
呼出要求サブシステムのバス番号とポート番号と
を含む第１の発信コードと、動作コードとを持
つ。第１のメモリー通信アダプタはそのメツセー
ジが応答メツセージでないということを確認して
該メツセージをケーブルを介して第２のメモリー
通信アダプタに発信する。該第２のメモリー通信
アダプタはメモリー・サブシステムからの応答メ
ツセージが要求されているかどうかを確認し、要
求されている場合は、該第２のメモリー通信アダ
プタは第１の発信コード及び第１のタグ・ビツト
を記憶してその第２のメモリー通信アダプタが接
続されている第２のバスのポート番号と今記憶さ
れた第１の発信コード及び第１のタグ・ビツトの
位置を認識する第２のタグ・ビツトとを含む第２
の発信コードを挿入する。変更されたメモリー・
メツセージは第２の内部転送バスに送信され、メ
モリー・サブシステムのポートに回送される。メ
モリー・メツセージが応答を必要とする場合、メ
モリー・サブシステムは第２の発信コードを応答
メツセージの着信アドレス・ビツト位置に移し
て、第２の内部転送バスを介し、該応答メツセー
ジを第２のメモリー通信アダプタに送信する。該
第２のメモリー通信アダプタは応答メツセージの
動作コード・ビツトをチエツクして該メツセージ
が応答であることを確認し、該記憶されている第
１のタグ・ビツト及び第１の発信コードをそれぞ
れ応答メツセージのタグ・ビツト及び着信アドレ
ス・ビツトに挿入する。そして、該第２のメモリ
ー通信アダプタは第１のメモリー通信アダプタ及
び第１の内部転送バスを介して変化されない変更
応答メツセージを呼出要求サブシステムに送信す
る。該呼出要求サブシステムは該変更応答メツセ
ージを第１のタグ・ビツトで確認された入力／出
力回路路に送信する。

次に、この発明を添付図面とともに、その１実
施例に従つて詳細に説明する。多重バス・コント
ローラに接続された多重時分割内部転送バス、各
種内部転送バスに接続されたメモリー・サブシス
テムを含む種々のサブシステム、及びバス間通信
用相互通信アダプタ等を持つデータ処理システム
の説明は前述の、この出願人に譲渡されたニラン
ジヤン・シヤー（Niranjan Shah）及びジエーム
ス・テイラー（James Taylor）による米国特許
第4041472号「SYSTEM AND METHOD FOR
SHARING MEMORY」（1976年４月29日に出願
され、1977年８月９日に発行された）に開示され
ており、それはこの出願に引用されるものであ
る。内部転送バス、バス・コントローラ、及び内
部転送バスに接続されている種々のサブシステム
及び局部バス・アダプタの詳細は以後シヤー
（Shah）特許と呼ぶことにする前述の引用特許に
説明されている。

第１図において、システム１０は時分割内部転
送バス１２，１４（それぞれ以後バス「１」及び
バス「０」と呼ぶことがある）を含む。各内部転
送バスは前述のシヤー特許に説明されているよう
に、そこに接続することができる種々のサブシス
テム間で情報の転送を行うことに使用される。更
に、シヤー特許に説明されているように、それぞ
れ内部転送バス１２，１４に接続されているバ
ス・コントローラ１６，１８は適切な内部転送バ
スのメツセージ転送のすべてを刻時するサブシス
テム・クロツクを提供し、内部転送バスに転送さ
れたメツセージの優先権をチエツクし、優先権が
正しいということをその内部転送バスに接続され
た種々のサブシステムに通知する各作用を含み、
それぞれ種々の重要なシステム作用を提供するこ
とができる。前述のシヤー特許に述べられている
ように、バス・コントローラはまた、接続される
内部転送バスの最近の送信記録を保有する経過記
録（History Iog）を維持することができる。

各内部転送バスにはそのバスに接続されている
アダプタと種々のサブシステムとの間でメツセー
ジを送信するための複数のデータ・ラインが含ま
れている。各内部転送バス１２，１４にはそれぞ
れサブシステムまたはアダプタに接続するための
複数のアドレサブル（Addressable）接続ポート
（Port）（以後、単にポートという）が設けられ
る。全データ処理システム・アーキテクチユアの
１部として、あるポートはある特定の形のサブシ
ステム用として設計することができる。

第１図において、ポート８，９はメモリー・サ
ブシステム用に予約されている。第１図には表わ
されていないが、バス「１」の他の各ポートは前
述のシヤー出願に述べられているように、バス
「１」に対する種々他のサブシステムを接続する
ために使用される。第１図のポート１４は以後呼
出要求サブシステムとも称するサブシステム２４
をバス「０」に接続するために使用される。該接
続要求サブシステム２４は処理装置サブシステム
のようなサブシステムであり、種々のメモリー・
サブシステムを呼出してそこに情報を記憶しそこ
から情報を取出すことができるものである。

第１図のメモリー・サブシステム２０及び呼出
要求サブシステム２４は前述のシヤー特許に詳細
に説明されているような局部バス・アダプタと称
するアダプタを使用している。該局部バス・アダ
プタは各種サブシステム内にあり、適切な内部転
送バスに該各種サブシステムを接続する作用を実
行する。第７図はサブシステム２４に使用されて
いる局部バス・アダプタ７０の論理図を表わす。
その使用サブシステムは呼出要求サブシステム若
しくはメモリー・サブシステムのいずれでもよ
い。局部バス・アダプタ７０はサブシステム２４
の動作構成成分に及び内部転送バス１４Ａに接続
される入力バツフア７６及び出力バツフア７８を
含む。局部バス・アダプタ７０の動作は、クロツ
ク、選択信号、呼出要求（リクエスト）信号、話
中（Busy）信号、及び制御信号のようなそのシ
ステムの各信号を使用して当業者により容易に実
施し得るものであり、ここでこれ以上説明するこ
とを要しない。

この実施例では、特に呼出要求サブシステム２
４はバス「０」のポート１４に接続される。呼出
要求サブシステム２４は処理装置指向型サブシス
テムであり、バス「０」との間で送受信中に、そ
こへ種々のメツセージを送信することができる複
数のレジスタ若しくはメモリー位置２４Ａ，２４
Ｂ，２４Ｃを持つ。タグ・ビツトはそこから特定
のメモリー・リクエスト・メツセージを発する特
定のレジスタを識別する。回路２５は呼出要求サ
ブシステム２４から送信されたメツセージに対し
て「タグ・ビツト」を割当て、メモリー・サブシ
ステム２０から受信したメツセージのタグ・ビツ
トと呼出要求サブシステム２４から送信されたメ
ツセージに対して前に割当てられたタグ・ビツト
とを比較する。回路２５は、特定のメモリー・リ
クエスト・メツセージに応答して作成されたメモ
リー・サブシステム２０からの応答メツセージが
それに対応するもとのリクエスト・メツセージを
送信したレジスタと同一レジスタ２４Ａ，２４
Ｂ，２４Ｃ等に返送されることを保証するための
タグ・ビツトを使用する。

メモリー通信アダプタ３０はバス「０」のポー
ト８に接続される。そのポート番号はメモリー・
サブシステム２０が接続されているバス「１」の
ポート番号と同一ポート番号である。メモリー通
信アダプタ３０はケーブル３４を用いてメモリー
通信アダプタ２８に接続される。該メモリー通信
アダプタ２８はバス「１」のポート９に接続され
る。

呼出要求サブシステムとメモリー・サブシステ
ム２０間に送信されるメモリー・メツセージと応
答メツセージ等はすべて第２図に表わされている
メツセージ・フオーマツトに形成される。第２図
において、メツセージ・フオーマツトは２ビツト
のバス番号と４ビツトのポート番号とを含む着信
アドレス（DA）を保有する。例えば、第２図の
着信アドレスに番号08が表わされていると、その
メツセージはバス「０」に送信され、ポート８に
アドレスされるべきであるということを意味する
（後述するところからわかるように、着信アドレ
スの「０」はメモリーメツセージがバス「１」に
送信される場合は「１」に変えられる）。動作コ
ード（OPコード）は第２図のメモリー・メツセ
ージのビツト６〜24に含まれている。動作コード
はサブシステム２４からのメツセージに含まれて
いるデータをメモリー・サブシステム２０に書き
込む「記憶」動作、及び記憶情報をメモリー・サ
ブシステム２０から読出す「取出し」指令等を含
む数々の動作を指定することができる。

ひき続き第２図において、ワード「０」は４バ
イトを持つ。第１のバイトは発信コード（SC）
及びタグ・ビツトを含む。ワード「０」の残りの
３バイトとワード「１」の４バイトすべてはデー
タ及びアドレス情報を構成する。ワード「０」の
バイト０のビツト25〜30には発信コードが含まれ
ている。発信コードの最初の２ビツトはバス番号
を含み、残りの４ビツトはポート番号を含む。ビ
ツト31，32は前述のタグ・ビツトを含み、それは
メモリー・メツセージが送信されたもとのサブシ
ステム２４の入力／出力回路路またはレジスタを
識別することに使用される。

第３Ａ図及び第３Ｂ図は呼出要求サブシステム
２４がメモリー・サブシステム２０に対して送信
した「取出し」（フエツチ、Fetch）メツセージ
（「リクエスト」メツセージという場合もある）の
第１の32ビツトの内容を表わす。第３Ｃ図及び第
３Ｄ図はメモリー・サブシステム２０から呼出要
求サブシステム２４に対して返信した対応する応
答を表わす。第３Ａ図のメツセージ６０は、リク
エスト・メツセージ６０がバス「０」に送信され
る前にサブシステム２４によつて該リクエスト・
メツセージ６０に挿入された着信アドレス、動作
コード、発信コード、及びタグ・ビツト等を表わ
す。第３Ｂ図は、メツセージが受信された後バス
「１」を介し、メツセージ６２としてメモリー・
サブシステム２０に送信される前に、各着信アド
レス、発信コード及びタグ・ビツトがメモリー通
信アダプタ２８によつて変更される方法を表わ
す。第３Ｃ図はバス「１」を介してメモリー通信
アダプタ２８に送信する前に応答メツセージ６４
（もと第３Ａ図及び第３Ｂ図のリクエスト・メツ
セージに含まれていた「０」の残りのバイト及び
ワード「１」とは異なるデータを含む）ためにメ
モリー・サブシステム２０で用意される着信アド
レス、動作コード、及び発信コード等を表わす。
最後に、第３Ｄ図はメモリー通信アダプタ３０及
びバス「０」を介して呼出要求サブシステム２４
にメツセージ６６として送信する前に、応答メツ
セージ６４の着信アドレス、動作コード、発信コ
ード、及びタグ・ビツトをいかにメモリー通信ア
ダプタが変更するかを表わすものである。

第３Ａ図のリクエスト・メツセージがサブシス
テム２４から送信される間の第１図の該システム
の動作を説明する前に、メモリー通信アダプタ２
８，３０の構成成分の詳細を説明した方が便利で
ある。第４図は第３Ａ図乃至第３Ｄ図のメモリ
ー．リクエスト・メツセージ及びメモリー応答メ
ツセージを適当に変更して送信することに協同す
るメモリー通信アダプタ２８及び３０の主内部構
成成分の詳細なブロツク図を表わす。第４図に表
わされているように、メモリー通信アダプタ２
８，３０はほゞ同一の装置であり、メモリー通信
アダプタ３０の各参照番号には文字「Ａ」が付さ
れ、メモリー通信アダプタ２８の各参照番号には
文字「Ｂ」が付されているということを除き、
種々の構成成分及び各バスを表示するために同一
参照番号が使用されている。

次に、メモリー通信アダプタ３０の構成が詳細
に説明されるであろう。バス「０」（参照番号
14）はモトロラMC10170ヘツクスＤ型マスタ／
スレーブ・フリツプ・フロツプ（Motrola
MC10170 hex Ｄ―type master／slave flip
flop）を使用して構成され、９０Ａで指示されて
いる１群の入力バツフアの入力に接続される。メ
モリー・メツセージの動作コード・ビツトに対応
する入力バツフア９０Ａの出力は９６Ａで指示さ
れている１群の導体を介して、８排他的オア／ノ
ア・ゲート及び数個の追加の論理ゲートを含み、
第６図に詳細に表わされている回路を含むデコー
ダ９８Ａの入力へ送信される。デコーダ９８Ａは
マルチプレクサ（multiplex）回路９４Ａに入力
される導体１００Ａに出力信号RSPSEAを出力
する。

マルチプレクサ回路９４Ａは３個のモトロラ
MC10158 ２対１マルチプレクサを使用して構成
される。ワード「０」のバイト０に対応し、ビツ
ト２５〜３２に対応する入力バツフア９０Ａの１
つの出力は１群の導体９２Ａを介してマルチプレ
クサ回路９４Ａの入力に送信される。マルチプレ
クサ９４Ａの他方の入力はラツチ８２Ａの出力に
接続されている１群の導体８４Ａに接続される。
ラツチ８２Ａはワード「０」のバイト０のビツト
を表わすバス「０」の導体に接続された入力を持
つモトロラMC10133を使用して構成される。こ
れらは導体はまた出力バツフア７０Ａの対応する
出力にも接続される。回路８６Ａは導体８８Ａの
信号に応答し、ラツチ回路８２Ａに対する入力を
発生し、入リクエスト・メツセージの発信コード
及びタグ・ビツトを記憶する。

出力バツフア回路７０ＡはMC10133カツド・
ラツチを使用して構成される。出力バツフア・ラ
ツチ７０Ａはマルチプレクサ及びデコード回路７
２Ａで作られ、導体７６Ａを介して送信される信
号FETCH Ａで刻時される。マルチプレクサ及
びデコード回路７２ＡはモトロラMC10158 ２対
１マルチプレクサを使用して構成される。マルチ
プレクサ及びデコード回路７２Ａの他の出力は１
群の導体７８Ａを介して入力バツフア回路７０Ａ
の種々の入力に接続される。マルチプレクサ及び
デコード回路７２Ａの入力は１群の導体８０Ａに
接続され、受信機バツフア回路７４Ａから出力さ
れる。受信機バツフア７４Ａの入力は導体３４Ａ
とともにメモリー通信アダプタ２８，３０間のケ
ーブルを構成する１群の導体３４Ｂに接続され
る。受信機バツフア回路７４Ａはモトロラ
MC10176ヘツクスＤ型マスタ／スレーブ・フリ
ツプ・フロツプ（Motorola MC10176 hex Ｄ―
type master／Slave flip flop）を使用して構成
される。

第４図のデコーダ９８Ａに含まれている回路は
更に第６図に詳細に表わされており、排他的オア
及び排他的ノア回路はモトロラMC10107集積回
路を用いて構成され、アンド・ゲートはモトロラ
MC10101及びMC10104集積回路を使用して構成
することができる。

次に、第１図、第３Ａ図乃至第３Ｄ図、第４
図、第５Ａ図、及び第５Ｂ図を参照しながら、メ
モリー・リクエスト・メツセージがサブシステム
２４からメモリー・サブシステム２０へ送信さ
れ、応答メツセージがメモリー・サブシステム２
０からサブシステム２４へ送られる際の動作につ
いて順次説明する。第５Ａ図、第５Ｂ図におい
て、LBA，MCA，DAは、それぞれ局部バス・ア
ダプタ、メモリー通信アダプタ、着信アドレスを
表わす。第３Ａ図のリクエスト・メツセージ６０
は第５Ａ図のブロツク２００に表わされているよ
うに呼出要求サブシステム２４で発生される。リ
クエスト・メツセージ６０はその後、呼出要求サ
ブシステム２４（第７図の出力バツフア７８を見
よ）の適当な局部バス・アダプタ出力バツフアに
負荷され、第５Ａ図のブロツク２０２，２０４，
２０６，２０８に示されているように、バス
「０」に対する呼出に必要な形式的手続きを完成
した後、第５Ａ図のブロツク２１０に表わされて
いるように、バス「０」のポート１４を介してサ
ブシステム２４からバス「０」のポート８へ送信
される。着信アドレス・ビツト「08」は、該メツ
セージの着信先はバス「１」のポート８に接続さ
れているメモリー・サブシステム２０であるとい
うことを表示する。リクエスト・メツセージ６０
の動作コードはそのメツセージはFETCHメツセ
ージであるということを表示している。発信コー
ド・ビツト「０ 14」はそのリクエスト・メツセ
ージ６０はバス「０」、ポート１４に接続されて
いるサブシステムから送信されているものである
ということを表示している。タグ・ビツト（α
１）はメツセージ６０を発信しているのはサブシ
ステム２４のどのレジスタ２４Ａ，２４Ｂ，２４
Ｃ等であるかを指定する。従つて、ワード「０」
のバイト０はそのリクエスト・メツセージを発信
した発信元の呼出要求サブシステム（内部レジス
タ若しくはその入力／出力回路路を含み）を認識
するに必要な情報を含んでいるということがわか
る。この情報は呼出要求サブシステム２４の局部
バス・アダプタの出力バツフアに負荷される前
に、該サブシステム２４の回路２５（当業者によ
つて容易に構成することができる）によつて自動
的に挿入される。前述したように、複数のリクエ
スト・メツセージが送信された順序と異なる順序
でそれぞれの対応する応答メツセージを受信した
場合、それぞれの応答メツセージが前に送信され
たリクエスト・メツセージのどれに対応するもの
であるかを呼出要求サブシステムが確定すること
ができるようにするために、呼出要求サブシステ
ム内の個々のレジスタを識別する必要がある。

従つて、タグ・ビツトの目的は対応するリクエ
スト・メツセージの送信元のレジスタへその応答
メツセージを「向ける」ことによつて該応答メツ
セージを呼出要求サブシステムの適当なレジスタ
または入力／出力回路路に戻すことを保証するた
めの「簿記」作用の実行に使用することである。

リクエスト・メツセージ６０はバス「０」のポ
ート８からメモリー通信アダプタ３０へ送信され
て、そのリクエスト・メツセージ６０が応答であ
るかどうかということを確認するためにその動作
コードがチエツクされる。メモリー通信アダプタ
３０は第４図のデコーダ９８Ａを用いて、その動
作コードに従い、該リクエスト・メツセージ６０
自体メモリー応答メツセージではないということ
を確認する。メツセージ６０がメモリー応答メツ
セージではないので、論理「０」が第４図の導体
１００Ａに送信される。そして、該メツセージ６
０は第５Ａ図のブロツク２１２，２１４に表示さ
れているように、マルチプレクサ回路９４Ａによ
つて変えられずにケーブル導体３４Ａを介してメ
モリー通信アダプタ２８の受信機バツフア７４Ｂ
に送信される。

メモリー通信アダプタ２８はマルチプレクサ及
びデコード回路７２Ｂによつてその動作コードが
検査され、メモリー応答メツセージを要求ている
ということを確認して導体７６Ｂに「１」を送信
する。ブロツク７２Ｂの回路はまた、第３Ｂ図及
び第５Ａ図のブロツク２１６に表示されているよ
うに、「０」から「１」にその着信アドレスのバ
ス番号ビツトを変更する。（各メモリー通信アダ
プタ及び各局部バス・アダプタ（第７図）は常
に、メツセージをバスに送信する前に、それが接
続されているポートのバス番号をそのメツセージ
の発信コード・ビツト位置のバス番号ビツトのと
ころに挿入する。）そのリクエスト・メツセージ６０が応答メツセ
ージを必要とするということをメモリー通信アダ
プタで確認した結果、メモリー通信アダプタ２８
は第５Ａ図のブロツク２１８に表示されているよ
うに、発信コード（０ 14）及びタグ・ビツト
（α１）を含むワード「０」のバイト０をラツチ
回路８２Ｂに記憶する。ワード「０」のバイト０
は、これを遂行するために、バス「１」の導体１
２Ｂを介してラツチ８２Ｂに負荷される。ラツチ
８２Ｂの使用し得るビツト数はメモリー・リクエ
スト・メツセージの所定の最高数のワード「０」
のバイト０を記憶するに十分な数のビツト数であ
る。このような各バイト０は別個に対応するリク
エスト・メツセージの発信コード及びタグ・ビツ
トを含み、後でその応答メツセージがメモリー・
サブシステム２０からメモリー通信アダプタ２８
に送信されるときに、メモリー・サブシステム２
０からの対応する応答メツセージに再挿入され
る。

かくして、メモリー通信アダプタ２８はその自
己の発信コード（１９）及び第２のタグ・ビツ
ト数（α２）をリクエスト・メツセージ６０のワ
ード「０」のバイト０に挿入して、第３Ｂ図に表
示されているように、変更されたリクエスト・メ
ツセージ６２を発生する。第２のタグ・ビツト
（α２）は該メモリー通信アダプタ２８がバス
「１」を介して対応する応答メツセージを受信し
たときに、もとのリクエスト・メツセージ６０の
ワード「０」のバイト０を記憶しているラツチ８
２Ｂのその位置に該メモリー通信アダプタ２８を
「向ける」ことができるようにするビツトであ
る。

そこで、メモリー通信アダプタ２８は第５Ａ図
のブロツク２２０，２２２，２２４，２２６，２
２８に述べらている通信規約で指示されているよ
うに、バス「１」のポート９を介して変更された
リクエスト・メツセージ６２をメモリー・サブシ
ステム２０に対するポート８（メツセージ６２の
着信アドレス・ビツトでポート番号「８」が要求
されている場合）に送信する。メモリー・サブシ
ステム２０の局部バス・アダプタ（第７図の７６
を見よ）の入力バツフアは該変更リクエスト・メ
ツセージ６２を受信する。次いで、メモリー・サ
ブシステム２０は該変更リクエスト・メツセージ
６２に含まれているアドレス情報で指定された位
置を呼出してその位置の内容を取出す。第５Ｂ図
のブロツク２３０に表わされているように、メモ
リー・サブシステム２０は該変更されたリクエス
ト・メツセージ６２の発信コード・ビツト（１
９）をメモリー応答メツセージ６４の着信アドレ
ス・ビツト位置に挿入して該応答メツセージ（第
３Ｃ図）を作成し、また同様に、該変更されたリ
クエスト・メツセージ６２の着信アドレス・ビツ
ト（１８）を応答メツセージ６４の発信コー
ド・ビツト位置に自動的に負荷して該応答メツセ
ージを作成する。該変更されたリクエスト・メツ
セージ６２のタグ・ビツト（α２）は応答メツセ
ージ６４のタグ・ビツト位置にも負荷される。メ
モリー・サブシステム２０から取出された情報は
応答メツセージ６４の残りのバイトに負荷され
る。これらの動作を実行する回路は極く普通のも
のであり、当業者によつて容易に実施し得るもの
であるからこれ以上詳細に説明することはない。

第５Ｂ図のブロツク２３２，２３４，２３６，
２３８，２４０，２４２，２４４の通信規約で示
されているように、応答メツセージ６４は次に、
バス「１」のポート８を介して応答メツセージ６
４の着信アドレスで指定されたバス「１」のポー
ト（すなわち、ポート９）に送信され、そこで、
該応答メツセージ６４はメモリー通信アダプタ２
８の入力バツフア９０Ｂ（第４図）に負荷され
る。

デコーダ９８Ｂはメツセージ６４の動作コー
ド・ビツトを「チエツク」して該メツセージ６４
が応答かどうかを確認し、導体１００Ｂに論理
「１」を発生し、（前述したように）タグ・ビツ
ト・メツセージ（α２）にラツチ回路８２Ｂの適
切な位置から前にそこに記憶しておいたリクエス
ト・メツセージ６０のワード「０」のバイト０を
選ばせ、そこに「向け」させる。導体１００Ｂの
信号は記憶されていた原発信コード（０ 14）及
び原タグ・ビツト（α１）を含むバイト０をマル
チプレクサ回路９４Ｂからケーブル導体３４Ｂに
送信可能にする。デコーダ回路９８Ｂはメツセー
ジ６４がメモリー応答メツセージであるというこ
とを知ると、記憶されている原（もとの）発信コ
ード・ビツト（０ 14）を変更されたメモリー応
答メツセージ６６の着信アドレス・ビツトに挿入
し、（第５Ｂ図のブロツク２４６に表わされてい
るように）、変更された応答メツセージ６６のタ
グ・ビツト位置に前に記憶しておいたタグ・ビツ
トα１を挿入することによつて該応答メツセージ
６４を変更する。次に、該変更された応答メツセ
ージ６４はケーブル導体３４Ｂを介してメモリー
通信アダプタ３０の受信バツフア７４Ａに送信さ
れる（第５Ｂ図のブロツク２４８，２５０）に示
されている）。そこで、マルチプレクサ及びデコ
ーダ回路７２Ａは動作コードを検査し、応答を要
求していないということを確認し、そして第３Ｄ
図の変更された応答メツセージ６６を出力バツフ
ア７０Ａを介してバス「０」へ、ポート８及びそ
こからポート１４へ、すなわち変更された応答メ
ツセージ６６の着信アドレスのポート番号（14）
で指定されているポートに送信する。この動作順
序は第５Ｂ図のブロツク２５４，２５６，２５
８，２６０に示されている。呼出要求サブシステ
ム２４の回路２５はタグ・ビツト（α１）を検査
してメモリー応答メツセージ６６をレジスタ２４
Ａ，２４Ｂ，２４Ｃ等のうちの適切な１つへ送信
する。この時点で、ここに表わされておらず、ま
たこの発明には無関係な他の回路が該応答メツセ
ージ６６からの情報を所定の方法で処理すること
ができる。

従つて、第１図及び第４図のメモリー通信アダ
プタは、バス「０」に接続されている呼出要求サ
ブシステムがメモリー通信アダプタ３０，２８及
びケーブル３４を介して複数のメモリー・リクエ
スト・メツセージをバス「１」に接続されている
メモリー・サブシステム２０に送信することがで
きるようにする。対応する応答メツセージは同一
通路を介し（すなわち、メモリー通信アダプタ２
８，３０及びケーブル３４）リクエスト・メツセ
ージが送信された順序とは異なる順序で呼出要求
サブシステム２４に返送することができる。その
結果、前に引用のシヤー特許で要求されたような
別個のメモリー・リクエスト・メツセージ回線、
メモリー応答メツセージ回線、及びそれに関する
ハードウエア等の使用が回避され、相当な節約が
可能である。また、呼出要求サブシステムに使用
可能なメモリーの拡張は自立型メモリー・ユニツ
トの追加を、及びバス間通信システムの追加をす
ることなく達成することができる。

【図面の簡単な説明】

第１図は２つの内部転送バスと１対のメモリー
通信アダプタとを使用して、１内部転送バスに接
続された呼出要求サブシステムが他の内部転送バ
スに接続されたメモリー・サブシステムを呼出し
得るようにしたデータ処理システムのブロツク
図、第２図は第１図の実施例の説明に便利なメツ
セージ・ホーマツトの図、第３Ａ図乃至第３Ｄ図
は第１図の発明の実施例の動作中、呼出要求サブ
システムからのリクエスト・メツセージ及びメモ
リー・サブシステムからの対応する応答の変化を
例示する図、第４図は第１図の両メモリー通信ア
ダプタを表示する詳細なブロツク図、第５Ａ図は
第１図における呼出要求サブシステムからメモリ
ー・サブシステムにリクエスト・メツセージが送
信される場合の動作順序を表わす流れ図、第５Ｂ
図は第１図におけるメモリー・サブシステムから
呼出要求サブシステムに応答メツセージが送信さ
れる場合の動作順序を例示する流れ図、第６図は
第４図のデコーダ回路の概略論理図、第７図は第
１図の呼出要求サブシステムとメモリー・サブシ
ステムに使用されているバス・アダプタ回路の概
略論理図である。１２，１４…内部転送バス、１６，１８…バ
ス・コントローラ、２０…メモリー・サブシステ
ム、２４…呼出要求サブシステム、２４Ａ，２４
Ｂ，２４Ｃ…メモリー位置、２５…回路、２８，
３０…メモリー通信アダプタ、６０，６２…リク
エスト・メツセージ、６４，６６…応答メツセー
ジ、７０…局部バス・アダプタ、７６…入力バツ
フア、７８…出力バツフア、７０Ａ，７０Ｂ…出
力バツフア、７２Ａ，７２Ｂ…マルチプレクサ及
びデコード回路、７４Ａ，７４Ｂ…受信機バツフ
ア、８２Ａ，８２Ｂ…ラツチ回路、８８Ａ，８８
Ｂ…入力バツフア、９４Ａ，９４Ｂ…マルチプレ
クサ、９８Ａ，９８Ｂ，９８…デコーダ。

Claims

【特許請求の範囲】１それぞれ複数のアドレサブル・ポートを持つ
第１及び第２のバスを含むデータ処理システムに
おいて、 (イ) 前記第２のバスの第１のポートに接続された
メモリー・サブシステムと、 (ロ) 前記第１のバスの第２のポートに接続され、 (i) 前記第１のバスヘリクエスト・メツセージ
を送信するための複数の入力／出力手段と、 (ii) 前記リクエスト・メツセージを送信した前
記入力／出力手段の１つを表わす第１の識別
情報を、前記リクエスト・メツセージに挿入
する手段とを含むサブシステムと、 (ハ) 前記第１のバスと前記第２のバスのそれぞれ
に接続されて、 (i) 前記第１のバスからの前記リクエスト・メ
ツセージを受信し、該リクエスト・メツセー
ジが前記メモリー・サブシステムからの応答
を要求しているかどうかを確認するリクエス
ト・メツセージ受信手段と (ii) 前記第１の識別情報を一時的に記憶する手
段と、 (iii) 前記リクエスト・メツセージ受信手段に応
答して、前記第２のバス上のアドレサブル・
ポートと前記一時的に記憶する手段の前記第
１の識別手段を記憶した位置とを表わす第２
の識別手段を含むよう前記リクエスト・メツ
セージを変更する手段と (iv) 前記変更されたリクエスト・メツセージを
前記第２のバスを通して前記メモリー・サブ
システムに送信する手段とを含み、前記第１のバスからの前記リクエス
ト・メツセージを前記第２のバスに発送し、前
記リクエスト・メツセージに応答して前記メモ
リー・サブシステムで作られたメモリー応答メ
ツセージを前記第２のバスから前記第１のバス
へ発送する手段とから成るシステム。２第１及び第２のバスと、前記第１のバスに接
続されたサブシステムと、前記第２のバスに接続
されたメモリー・サブシステムとを含むシステム
を動作して前記メモリー・サブシステムを呼出す
方法であつて、 (イ) 前記第２のバスのメモリー・サブシステム・
ポートのアドレスを表わす第１の着信先コード
と、前記第１のバスのリクエスト・メツセージ
発信ポートのアドレスを表わす第１の発信コー
ドと、前記サブシステムの複数の入力／出力路
（入力／出力回路路）の１つを示す第１の識別
コードとを有するリクエスト・メツセージを発
生し、 (ロ) 前記リクエスト・メツセージを前記入力／出
力路を介し、前記第１のバスに沿つて前記サブ
システムから前記第１の着信先コードに応じて
選択された前記第１のバスのポートへ送信し、 (ハ) 前記リクエスト・メツセージが前記メモリ
ー・サブシステムからの応答メツセージを要求
している場合、前記第１の発信コードと前記識
別コードを記憶し、 (ニ) 前記リクエスト・メツセージが応答を要求し
ている場合、前記リクエスト・メツセージ内に
前記第２のバスの第２のポートのアドレスを表
わす第２の発信コードと第２の識別コードを挿
入することにより、前記リクエスト・メツセー
ジを変更し、 (ホ) 前記第１の着信先コードに応答して、前記変
更されたリクエスト・メツセージを前記第２の
ポートを介し前記第２のバスに沿つて前記メモ
リー・サブシステム・ポートへ送信し、前記メ
モリー・サブシステム・ポートを介して前記第
２のバスから前記メモリー・サブシステムへ前
記変更されたリクエスト・メツセージを送信
し、 (ヘ) 前記変更されたリクエスト・メツセージに応
答して、前記第２の発信コードと前記第２の識
別コードを含むメモリー応答メツセージを発生
し、 (ト) 前記第２の発信コードに応答して、前記メモ
リー応答メツセージを前記第２バスに沿い前記
第２のバスの前記第２のポートを通じて送信
し、 (チ) 前記メモリー応答メツセージに前記記憶され
た第１の発信コードと前記記憶された第１の識
別コードとを挿入することにより、前記メモリ
ー応答メツセージを変更する。各工程から成るメモリー・サブシステムを呼出す
システム動作方法。