JPS6250942A - 情報伝達方式 - Google Patents
情報伝達方式Info
- Publication number
- JPS6250942A JPS6250942A JP60191232A JP19123285A JPS6250942A JP S6250942 A JPS6250942 A JP S6250942A JP 60191232 A JP60191232 A JP 60191232A JP 19123285 A JP19123285 A JP 19123285A JP S6250942 A JPS6250942 A JP S6250942A
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- Japan
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- 230000005540 biological transmission Effects 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 21
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報発生装置の出力を、情報伝達の次めの第１
の記憶装置へ一時的に記憶させておき、その記憶内容金
第２の記憶装置へ伝達する方式に関する。
の記憶装置へ一時的に記憶させておき、その記憶内容金
第２の記憶装置へ伝達する方式に関する。
（従来の技術）
従来、第１の記憶装置としてＲＡＭ？電池でバックアッ
プしてメモリを構成しｔものが使用されてきたが、斯か
る方式では電池の管理に問題があって電池の消耗に気づ
かないでいたシ、あるいは紛失を几は盗難によシ第３者
へ第１の記憶装置が渡つ几場合には、ＲＡＭの内容全読
取られる可能性があつ之。
プしてメモリを構成しｔものが使用されてきたが、斯か
る方式では電池の管理に問題があって電池の消耗に気づ
かないでいたシ、あるいは紛失を几は盗難によシ第３者
へ第１の記憶装置が渡つ几場合には、ＲＡＭの内容全読
取られる可能性があつ之。
（発明が解決しようとする問題点）
上述した情報伝達方式では、ＲＡＭに記憶された情報の
機密性や信頼性に問題があるため、安心して第１の記憶
装置全携帯して持ち歩くことができないと云う欠点があ
つｔ０ 本発明の目的は、第１の記憶装置において情報発生装置
から伝達され几情報を格納しておき、その電源電圧を大
容量のコンデンサに蓄えて維持し、情報伝達のため第１
の記憶装置と第２の記憶装置とを接続し之ときに、大容
量のコンデンサの電源電圧を基準電圧と比較し、コンデ
ンサの電源電圧が基準電圧よシ低い値であれば、情報全
伝達しないようにして上記欠点を除去し、機密性と信頼
性との高いデータが得られるように構成した情報伝達方
式を提供することにある〇（問題点を解決する定めの手
段） 本発明による情報伝達方式は情報発生装置か゛ら第１の
記憶装置へ情報を伝達し、さらに第１の記憶装置から第
２の記憶装置へ情報を伝達するように構成しｔものであ
る。
機密性や信頼性に問題があるため、安心して第１の記憶
装置全携帯して持ち歩くことができないと云う欠点があ
つｔ０ 本発明の目的は、第１の記憶装置において情報発生装置
から伝達され几情報を格納しておき、その電源電圧を大
容量のコンデンサに蓄えて維持し、情報伝達のため第１
の記憶装置と第２の記憶装置とを接続し之ときに、大容
量のコンデンサの電源電圧を基準電圧と比較し、コンデ
ンサの電源電圧が基準電圧よシ低い値であれば、情報全
伝達しないようにして上記欠点を除去し、機密性と信頼
性との高いデータが得られるように構成した情報伝達方
式を提供することにある〇（問題点を解決する定めの手
段） 本発明による情報伝達方式は情報発生装置か゛ら第１の
記憶装置へ情報を伝達し、さらに第１の記憶装置から第
２の記憶装置へ情報を伝達するように構成しｔものであ
る。
上記において第１の記憶装置は、情報発生装置から伝達
さｎた情報を格納するｔめの第１のＲＡＭと、第１のＲ
ＡＭの内容全維持する電源電圧全供給するｔめの大容量
のコンデンサと、第１のＲＡＭに入出力動作を行うため
の第１のＩ／Ｏ回路とを具備したものである。
さｎた情報を格納するｔめの第１のＲＡＭと、第１のＲ
ＡＭの内容全維持する電源電圧全供給するｔめの大容量
のコンデンサと、第１のＲＡＭに入出力動作を行うため
の第１のＩ／Ｏ回路とを具備したものである。
いっぽう、第２の記憶装置は第１の記憶装置との間で情
報の入出力動作に行うための第２のＩ／Ｏ回路と、第２
のＩ／Ｏ回路から入力された情報を格納するための第２
のＲＡＭと、第２のＩ／Ｏ回路および第２のＲＡＭから
の情報を処理するためのＣＰＵとを具備したものである
。
報の入出力動作に行うための第２のＩ／Ｏ回路と、第２
のＩ／Ｏ回路から入力された情報を格納するための第２
のＲＡＭと、第２のＩ／Ｏ回路および第２のＲＡＭから
の情報を処理するためのＣＰＵとを具備したものである
。
さらに、第１または第２の記憶装置は上記コンデンサの
電源電圧全基準電圧と比較し、電源電圧が基準電圧よシ
大きいときに限ってＣＰＵを動作せしめるための比較器
を具備している。
電源電圧全基準電圧と比較し、電源電圧が基準電圧よシ
大きいときに限ってＣＰＵを動作せしめるための比較器
を具備している。
（実施例）
次に、本発明について図面を参照して説明する０
第１図は、本発明による情報伝達方式の第１の実施例を
示すブロック図である。第１図において、ｌは第１の記
憶装置、２は第２の記憶装置、３は第１の１’ＬＡＭ、
４は第１のＩ／Ｏ回路、５はコンデンサ、６は抵抗器、
７は第２のＩ／Ｏ回路、８はＣＰＵ、９は第２のＲＡＭ
１／Ｏは比較器、１１は抵抗器、１２はツェナダイオー
ド、１３は演算増幅器である。
示すブロック図である。第１図において、ｌは第１の記
憶装置、２は第２の記憶装置、３は第１の１’ＬＡＭ、
４は第１のＩ／Ｏ回路、５はコンデンサ、６は抵抗器、
７は第２のＩ／Ｏ回路、８はＣＰＵ、９は第２のＲＡＭ
１／Ｏは比較器、１１は抵抗器、１２はツェナダイオー
ド、１３は演算増幅器である。
第１図において、第１の記憶装置ｌより第２の記憶装置
２へ、信号線／Ｏ１ ｔ−介して情報が伝達される。第
１の記憶装置１において、情報は第１のＥＬＡＭ３に蓄
えられていて、第１のＩ／Ｏ回路４よ多出力される。他
方、第１（２）ＲＡＭ３の内容を維持するためには、大
容量のコンデンサ５に蓄積された電源電圧が使用される
。
２へ、信号線／Ｏ１ ｔ−介して情報が伝達される。第
１の記憶装置１において、情報は第１のＥＬＡＭ３に蓄
えられていて、第１のＩ／Ｏ回路４よ多出力される。他
方、第１（２）ＲＡＭ３の内容を維持するためには、大
容量のコンデンサ５に蓄積された電源電圧が使用される
。
ＷＸ２の記憶装ｆ１２においては、信号線／Ｏ１ヲ介し
て送られてきた情報金弟２のＩ／Ｏ回路７で受け、ＣＰ
Ｕ５’使って第２のＲＡＭ９へ送出している。他方、信
号／Ｏ１から送られてくる情報が正常であるか否かは、
比較器／Ｏによシ判断される。すなわち、コンデンサ５
０両端の電圧は抵抗器６、端子１４、信号線／Ｏ２、な
らびに端子１７ｔ−介して演算増幅器１３の＋側入力端
子へ加えられる。いっぽう、比較器ｌＯでは第２の記憶
装置２の電源Ｖより抵抗器１１．および定電圧ダイオー
ド１２ｉ使用して基準電圧ｖＤｔ″作り、演算増幅器１
３の一側入力端子へ加えられる。
て送られてきた情報金弟２のＩ／Ｏ回路７で受け、ＣＰ
Ｕ５’使って第２のＲＡＭ９へ送出している。他方、信
号／Ｏ１から送られてくる情報が正常であるか否かは、
比較器／Ｏによシ判断される。すなわち、コンデンサ５
０両端の電圧は抵抗器６、端子１４、信号線／Ｏ２、な
らびに端子１７ｔ−介して演算増幅器１３の＋側入力端
子へ加えられる。いっぽう、比較器ｌＯでは第２の記憶
装置２の電源Ｖより抵抗器１１．および定電圧ダイオー
ド１２ｉ使用して基準電圧ｖＤｔ″作り、演算増幅器１
３の一側入力端子へ加えられる。
そこで、コンデンサ５の両端に現れた電源電圧ｔもとに
して生成した端子１７の電源電圧Ｖｏが基準電圧ＶＤよ
シも下ったときには、演算増幅器１３の出力はＯレベル
となυ、０ＰＵｓでこれ金受けて情報の伝達が行われな
いよう圧制御している。
して生成した端子１７の電源電圧Ｖｏが基準電圧ＶＤよ
シも下ったときには、演算増幅器１３の出力はＯレベル
となυ、０ＰＵｓでこれ金受けて情報の伝達が行われな
いよう圧制御している。
第２図は、第一図に示す第１の記憶装ｆｉｉｌｌが情報
発生装置２０よシ情報を受取っているよりすを示す１１
７２図である。情報発生装置１ｚｏの出力は、信号線／
Ｏ１よシ第１のＩ／Ｏ回路４を介して第１のＲＡＭ３へ
蓄えられる。このとき、電圧Ｖｏｔ一端子１４より入力
して、抵抗器６を介してコンデンサ５も充電さｎる。
発生装置２０よシ情報を受取っているよりすを示す１１
７２図である。情報発生装置１ｚｏの出力は、信号線／
Ｏ１よシ第１のＩ／Ｏ回路４を介して第１のＲＡＭ３へ
蓄えられる。このとき、電圧Ｖｏｔ一端子１４より入力
して、抵抗器６を介してコンデンサ５も充電さｎる。
第３図は、本発明による情報伝達方式を笑現する第２の
実施例を示すブロック図である。第３図において、第１
図と同じ記号と同じ番号とは第１図におけるものと同様
な要素を表わす。
実施例を示すブロック図である。第３図において、第１
図と同じ記号と同じ番号とは第１図におけるものと同様
な要素を表わす。
第３図では、コンデンサ５の電圧を基準電圧ＶＤと比較
する比較器／Ｏは、第１の記憶装置１に設けられている
点が第１図とは異なっている。この場合には、比較器／
Ｏを動作させる電源は第２の記憶装Ｒ２よシ信号線／Ｏ
３全介して送出する必要がある。比較した結果は信号線
／Ｏ４’ｉｉ介して０ＰＵ８へ入力され、第１図の場合
と同様に信号線／Ｏ１を介して送られてくる情報が正常
であるか否かを判定する。
する比較器／Ｏは、第１の記憶装置１に設けられている
点が第１図とは異なっている。この場合には、比較器／
Ｏを動作させる電源は第２の記憶装Ｒ２よシ信号線／Ｏ
３全介して送出する必要がある。比較した結果は信号線
／Ｏ４’ｉｉ介して０ＰＵ８へ入力され、第１図の場合
と同様に信号線／Ｏ１を介して送られてくる情報が正常
であるか否かを判定する。
次に、第１の実施例と第２の実施例とを比較する。
第１の実施例において第１の記憶装置１だけが切離され
た状態では、コンデンサ５はＲＡＭ３のみをバックアッ
プしているが、第２の実施例では抵抗器６を介して演算
増幅器１３へ電流が流れ込むため、長時間にわたって両
者間を切離す必要があれば、コンデンサ５は大きな容量
のものを使用する必要がある。
た状態では、コンデンサ５はＲＡＭ３のみをバックアッ
プしているが、第２の実施例では抵抗器６を介して演算
増幅器１３へ電流が流れ込むため、長時間にわたって両
者間を切離す必要があれば、コンデンサ５は大きな容量
のものを使用する必要がある。
しかしながら、システムが情報を最終的に蓄える第２の
記憶装置が多数存在して、伝達に使用される第１の記憶
装置の数が少なければ、比較器／Ｏを第２の記憶装置に
含まない分だけ第３図の構成が経済的に有利である。
記憶装置が多数存在して、伝達に使用される第１の記憶
装置の数が少なければ、比較器／Ｏを第２の記憶装置に
含まない分だけ第３図の構成が経済的に有利である。
以上説明した本発明の第１および第２の実施例では、電
源として電池を使用することなく情報の伝達が確実に行
われ、また紛失等で長時間にわたり第１の記憶装置だけ
が放置されたときには、゛第１の記憶装置に使用されて
いる第１の九人Ｍの内容が自然に消去されるため、第３
者に渡った場合にも内容を知られる割合は少ない。
源として電池を使用することなく情報の伝達が確実に行
われ、また紛失等で長時間にわたり第１の記憶装置だけ
が放置されたときには、゛第１の記憶装置に使用されて
いる第１の九人Ｍの内容が自然に消去されるため、第３
者に渡った場合にも内容を知られる割合は少ない。
（発明の効果）
以上説明したように本発明では、大容量コンデンサに蓄
えられた電源電圧を基準値と比較しながら使用して第、
ｌの記憶装置における内容を維持することによシ、電池
の管理が不要であるとともに、電源電圧が正常である限
シ情報の伝達を正確に行うことができると云う効果があ
る。
えられた電源電圧を基準値と比較しながら使用して第、
ｌの記憶装置における内容を維持することによシ、電池
の管理が不要であるとともに、電源電圧が正常である限
シ情報の伝達を正確に行うことができると云う効果があ
る。
さらに、紛失あるいは盗難の場合には、時間とともに大
容量のコンデンサの電圧は放電してしまうため、記憶内
容は消去され、第３者に知られる割合は軽減されると云
う効果がある。
容量のコンデンサの電圧は放電してしまうため、記憶内
容は消去され、第３者に知られる割合は軽減されると云
う効果がある。
第１図は、本発明による情報伝達方式の第１の実施例を
示すブロック図である。 第２図は、第１図に示す第１Ｃ）記憶装置へ情報発生装
置よシ情報金伝達する系統を示すブロック図である。 第３図は、本発明による情報伝達方式の第２の実施例を
示すブロック図である。 １．２−・・記憶装置 ３，９・・・ＲＡＭ４．７・
・・Ｉ／Ｏ回路 ８・・・ＣＰＵ／Ｏ・・・比較器
２０・・・情報発生装置５・・・コンデンサ
６．１１・・・抵抗器１２・・・ツェナダイオード
１３・・・演算増幅器１４’−１９・・・端子 ／
Ｏ１〜／Ｏ４・・・信号線片１図 才２図 ■
示すブロック図である。 第２図は、第１図に示す第１Ｃ）記憶装置へ情報発生装
置よシ情報金伝達する系統を示すブロック図である。 第３図は、本発明による情報伝達方式の第２の実施例を
示すブロック図である。 １．２−・・記憶装置 ３，９・・・ＲＡＭ４．７・
・・Ｉ／Ｏ回路 ８・・・ＣＰＵ／Ｏ・・・比較器
２０・・・情報発生装置５・・・コンデンサ
６．１１・・・抵抗器１２・・・ツェナダイオード
１３・・・演算増幅器１４’−１９・・・端子 ／
Ｏ１〜／Ｏ４・・・信号線片１図 才２図 ■
Claims (1)
- 情報発生装置から第１の記憶装置へ情報を伝達し、さら
に前記第１の記憶装置から第２の記憶装置へ情報を伝達
するように構成した情報伝達方式であつて、前記第１の
記憶装置は前記情報発生装置から伝達された情報を格納
するための第１のＲＡＭと、前記第１のＲＡＭの内容を
維持する電源電圧を供給するための大容量のコンデンサ
と、前記第１のＲＡＭに入出力動作を行うための第１の
Ｉ／Ｏ回路とを具備し、且つ、前記第２の記憶装置は前
記第１の記憶装置との間で前記情報の入出力動作を行う
ための第２のＩ／Ｏ回路と、前記第２のＩ／Ｏ回路から
入力された前記情報を格納するための第２のＲＡＭと、
前記第２のＩ／Ｏ回路および前記第２のＲＡＭからの前
記情報を処理するためのＣＰＵとを具備し、且つ、前記
第１または第２の記憶装置は前記コンデンサの電源電圧
を基準電圧と比較し、前記電源電圧が前記基準電圧より
大きいときに限つて前記ＣＰＵを動作せしめるための比
較器を具備して構成したことを特徴とする情報伝達方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191232A JPS6250942A (ja) | 1985-08-30 | 1985-08-30 | 情報伝達方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191232A JPS6250942A (ja) | 1985-08-30 | 1985-08-30 | 情報伝達方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6250942A true JPS6250942A (ja) | 1987-03-05 |
Family
ID=16271096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60191232A Pending JPS6250942A (ja) | 1985-08-30 | 1985-08-30 | 情報伝達方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6250942A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5049951A (ja) * | 1973-05-30 | 1975-05-06 | ||
| JPS569145B2 (ja) * | 1976-03-16 | 1981-02-27 |
-
1985
- 1985-08-30 JP JP60191232A patent/JPS6250942A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5049951A (ja) * | 1973-05-30 | 1975-05-06 | ||
| JPS569145B2 (ja) * | 1976-03-16 | 1981-02-27 |
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