JPS6253099B2 - - Google Patents
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- Publication number
- JPS6253099B2 JPS6253099B2 JP56015503A JP1550381A JPS6253099B2 JP S6253099 B2 JPS6253099 B2 JP S6253099B2 JP 56015503 A JP56015503 A JP 56015503A JP 1550381 A JP1550381 A JP 1550381A JP S6253099 B2 JPS6253099 B2 JP S6253099B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- pulse
- output
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は受信信号からタイミング信号を抽出す
るタイミング抽出回路に関する。
るタイミング抽出回路に関する。
従来、加入者線デジタル伝送方式等に使用され
るタイミング抽出回路としては、ジツタが発生し
にくくパルス無しの状態が連続しても正しい位相
のタイミング信号が保持され、回路構成が簡単で
あることが要求される。
るタイミング抽出回路としては、ジツタが発生し
にくくパルス無しの状態が連続しても正しい位相
のタイミング信号が保持され、回路構成が簡単で
あることが要求される。
従来、上述の条件をある程度満足する方式とし
て、伝送速度が比較的高速の場合にはLCタンク
回路、低速の場合にはデジタル制御方式位相同期
発振回路（以下DPLL回路）が用いられている。
前者の場合、回路がきわめて簡単であり、かつパ
ターンジツタに対しても比較的強いという利点を
持ちパタージツタは入力パルス時間間隔に対し、
±２〜±３％の値が実現可能である。また、後者
の場合、論理素子だけで回路が実現でき、さらに
水晶発振器等の高安定のクロツク源を基本クロツ
クに用いたときには、長時間にわたるパルス無し
状態の連続に対しても正しいタイミング信号を維
持できるという利点を持つている。
て、伝送速度が比較的高速の場合にはLCタンク
回路、低速の場合にはデジタル制御方式位相同期
発振回路（以下DPLL回路）が用いられている。
前者の場合、回路がきわめて簡単であり、かつパ
ターンジツタに対しても比較的強いという利点を
持ちパタージツタは入力パルス時間間隔に対し、
±２〜±３％の値が実現可能である。また、後者
の場合、論理素子だけで回路が実現でき、さらに
水晶発振器等の高安定のクロツク源を基本クロツ
クに用いたときには、長時間にわたるパルス無し
状態の連続に対しても正しいタイミング信号を維
持できるという利点を持つている。
しかし、前者の場合、LCタンク回路のＱの値
としては、温度変化、経年変化、共振周波数の離
調およびＱの高いＬの実現の困難さ等の要因を考
慮して、通常100程度の値に選ばれるが、このと
きに許容される入力パルス列中の零連続は、10〜
20ビツト程度でありそれ以上の零連続に対して
は、タイミング偏差および出力振巾の減衰による
Ｓ／Ｎ（信号対雑音比）劣化を生じるという欠点
がある。また、後者の場合には、LCタンク回路
を使用するときのような欠点は持たないが、LC
タンク回路に比べパターンジツタが発生し易いと
いう欠点があり、従来の各種のDPLL回路の特性
からみても、パターンジツタを入力パルス時間間
隔に対し±10％以下に抑圧することは困難であ
る。
としては、温度変化、経年変化、共振周波数の離
調およびＱの高いＬの実現の困難さ等の要因を考
慮して、通常100程度の値に選ばれるが、このと
きに許容される入力パルス列中の零連続は、10〜
20ビツト程度でありそれ以上の零連続に対して
は、タイミング偏差および出力振巾の減衰による
Ｓ／Ｎ（信号対雑音比）劣化を生じるという欠点
がある。また、後者の場合には、LCタンク回路
を使用するときのような欠点は持たないが、LC
タンク回路に比べパターンジツタが発生し易いと
いう欠点があり、従来の各種のDPLL回路の特性
からみても、パターンジツタを入力パルス時間間
隔に対し±10％以下に抑圧することは困難であ
る。
本発明の目的は上述の欠点を除去したタイミン
グ抽出回路を提供することにある。
グ抽出回路を提供することにある。
本発明のタイミング抽出回路は、受信パルス列
からタイミング信号を抽出するLCタンク回路
と、該LCタンク回路により抽出されたタイミン
グ信号が与えられ該タイミング信号に応答して前
記受信パルス列に同期したクロツク信号を出力す
るデジタル制御方式位相同期発振回路と、前記受
信パルス列のパルスの有無を判定する判定回路
と、該パルスの無い状態の継続時間を計数する計
数回路とを備え、該継続時間が予め設定した一定
時間に達つしたとき前記デジタル制御方式位相同
期発振回路の出力位相制御動作を前記パルスが次
に検出されるまで停止させるようにしたことを特
徴とするタイミング抽出回路。
からタイミング信号を抽出するLCタンク回路
と、該LCタンク回路により抽出されたタイミン
グ信号が与えられ該タイミング信号に応答して前
記受信パルス列に同期したクロツク信号を出力す
るデジタル制御方式位相同期発振回路と、前記受
信パルス列のパルスの有無を判定する判定回路
と、該パルスの無い状態の継続時間を計数する計
数回路とを備え、該継続時間が予め設定した一定
時間に達つしたとき前記デジタル制御方式位相同
期発振回路の出力位相制御動作を前記パルスが次
に検出されるまで停止させるようにしたことを特
徴とするタイミング抽出回路。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図は従来のタイミング抽出回路の回路構成
を示す。図において、参照数字１は全波整流回
路、同数字２はLCタンク回路、同数字３は電圧
比較器、同数字４はDPLL回路である。
を示す。図において、参照数字１は全波整流回
路、同数字２はLCタンク回路、同数字３は電圧
比較器、同数字４はDPLL回路である。
また、第２図ａは全波整流回路１の入力信号、
同図ｂは全波整流回路１の出力信号、同図ｃはタ
ンク回路２の出力信号、同図ｄは電圧比較回路３
の出力信号を示す。第２図ａ〜ｄから明らかなよ
うに、従来の回路は、入力パルス列に長い零連続
が発生するとタンク回路２の出力信号レベルが低
下し、Ｓ／Ｎが劣化し、電圧比較器３の出力に正
しい位相をもつた出力パルスが得られなくなると
いう欠点がある。
同図ｂは全波整流回路１の出力信号、同図ｃはタ
ンク回路２の出力信号、同図ｄは電圧比較回路３
の出力信号を示す。第２図ａ〜ｄから明らかなよ
うに、従来の回路は、入力パルス列に長い零連続
が発生するとタンク回路２の出力信号レベルが低
下し、Ｓ／Ｎが劣化し、電圧比較器３の出力に正
しい位相をもつた出力パルスが得られなくなると
いう欠点がある。
第３図は本発明の一実施例を示す構成図であ
る。図において、参照数字１は全波整流回路、同
数字２はLCタンク回路、同数字３は電圧比較回
路、同数字４はDPLL回路、同数字５はアンドゲ
ート、同数字６はカウンタ、同数字７はセツトリ
セツト形フリツプフロツプ、同数字８は電圧比較
回路、同数字９は電圧比較回路５の基準電圧レベ
ル発生回路である。
る。図において、参照数字１は全波整流回路、同
数字２はLCタンク回路、同数字３は電圧比較回
路、同数字４はDPLL回路、同数字５はアンドゲ
ート、同数字６はカウンタ、同数字７はセツトリ
セツト形フリツプフロツプ、同数字８は電圧比較
回路、同数字９は電圧比較回路５の基準電圧レベ
ル発生回路である。
第４図ａ〜ｈは本実施例の各部の信号波形を示
す。第４図ａは全波整流回路１の出力信号波形、
同図ｂはLCタンク回路２の出力波形、同図ｃは
電圧比較回路３の出力波形、同図ｄは電圧比較回
路８の出力波形、同図ｅはカウンタ６のカウント
状態を示す。同図ｆはカウンタ６を動作させるた
めのクロツク信号、同図ｇはカウンタ６のオーバ
ーフロー信号、同図ｈはアンドゲート５の出力信
号である。
す。第４図ａは全波整流回路１の出力信号波形、
同図ｂはLCタンク回路２の出力波形、同図ｃは
電圧比較回路３の出力波形、同図ｄは電圧比較回
路８の出力波形、同図ｅはカウンタ６のカウント
状態を示す。同図ｆはカウンタ６を動作させるた
めのクロツク信号、同図ｇはカウンタ６のオーバ
ーフロー信号、同図ｈはアンドゲート５の出力信
号である。
図において、カウンタ６は４までカウントする
とオーバーフロー信号を出力し、セツト・リセツ
ト・フリツプフロツプ７をリセツトする。また、
電圧比較回路８の出力信号はカウンタ６の出力を
リセツトすると同時にセツト・リセツト・フリツ
プフロツプ７をセツトする機能を有する。したが
つて、全波整流回路１からパルス信号が出力され
ると、電圧比較回路８の出力信号によりカウンタ
６はリセツトされ、セツト・リセツト・フリツプ
フロツプ７はセツトされ、アンドゲート５の出力
には、全波整流回路１の出力信号からLCタンク
回路２により抽出された信号を電圧比較回路３に
より２値化した信号がそのまま現れ、DPLL回路
４の入力信号となる。全波整流回路１の出力にカ
ウンタ６がオーバフローする時間間隔より短い時
間間隔で出力パルス信号が現れている状態ではセ
ツト・リセツト・フリツプフロツプ７は常にセツ
ト状態に保たれる。しかし、全波整流回路１の出
力にパルスが現れない状態が継続すると、カウン
タ６がオーバーフローしセツト・リセツト・フリ
ツプフロツプ７がリセツトされ、アンドゲート５
が閉じ、DPLL回路４はフリーラン状態となり、
アンドゲートが閉じる直前の出力位相状態が保持
され、零連続にともなうＳ／Ｎの劣化した信号が
DPLL回路に入力され、DPLL回路の出力ジツタ
が増大するのを防止できる。
とオーバーフロー信号を出力し、セツト・リセツ
ト・フリツプフロツプ７をリセツトする。また、
電圧比較回路８の出力信号はカウンタ６の出力を
リセツトすると同時にセツト・リセツト・フリツ
プフロツプ７をセツトする機能を有する。したが
つて、全波整流回路１からパルス信号が出力され
ると、電圧比較回路８の出力信号によりカウンタ
６はリセツトされ、セツト・リセツト・フリツプ
フロツプ７はセツトされ、アンドゲート５の出力
には、全波整流回路１の出力信号からLCタンク
回路２により抽出された信号を電圧比較回路３に
より２値化した信号がそのまま現れ、DPLL回路
４の入力信号となる。全波整流回路１の出力にカ
ウンタ６がオーバフローする時間間隔より短い時
間間隔で出力パルス信号が現れている状態ではセ
ツト・リセツト・フリツプフロツプ７は常にセツ
ト状態に保たれる。しかし、全波整流回路１の出
力にパルスが現れない状態が継続すると、カウン
タ６がオーバーフローしセツト・リセツト・フリ
ツプフロツプ７がリセツトされ、アンドゲート５
が閉じ、DPLL回路４はフリーラン状態となり、
アンドゲートが閉じる直前の出力位相状態が保持
され、零連続にともなうＳ／Ｎの劣化した信号が
DPLL回路に入力され、DPLL回路の出力ジツタ
が増大するのを防止できる。
以上、本発明には、DPLL回路の出力ジツタの
増大を防止することができるため高精度のタイミ
ング抽出が行なえるという効果がある。
増大を防止することができるため高精度のタイミ
ング抽出が行なえるという効果がある。
第１図は従来のタイミング抽出回路を示す構成
図、第２図ａ〜ｄは第１図の回路の各部の信号波
形図、第３図は本発明の一実施例を示す構成図お
よび第４図ａ〜ｈは本実施例の各部の信号波形図
である。 図において、１……全波整流回路、２……LC
タンク回路、３，８……電圧比較回路、４……デ
ジタル制御方式位相同期発振器、５……アンドゲ
ート、６……カウンタ、７……セツト・リセツ
ト・フリツプフロツプ。
図、第２図ａ〜ｄは第１図の回路の各部の信号波
形図、第３図は本発明の一実施例を示す構成図お
よび第４図ａ〜ｈは本実施例の各部の信号波形図
である。 図において、１……全波整流回路、２……LC
タンク回路、３，８……電圧比較回路、４……デ
ジタル制御方式位相同期発振器、５……アンドゲ
ート、６……カウンタ、７……セツト・リセツ
ト・フリツプフロツプ。
Claims (1)
- １ 受信パルス列からタイミング信号を抽出する
LCタンク回路と、該LCタンク回路により抽出さ
れたタイミング信号が与えられ該タイミング信号
に応答して前記受信パルス列に同期したクロツク
信号を出力するデジタル制御方式位相同期発振回
路と、前記受信パルス列のパルスの有無を判定す
る判定回路と、該パルスの無い状態の継続時間を
計数する計数回路とを備え、該継続時間があらか
じめ設定した一定時間に達したときに前記デジタ
ル制御方式位相同期発振回路の出力位相制御動作
を前記パルスが次に検出されるまで停止させるよ
うにしたことを特徴とするタイミング抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56015503A JPS57129555A (en) | 1981-02-04 | 1981-02-04 | Timing extracting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56015503A JPS57129555A (en) | 1981-02-04 | 1981-02-04 | Timing extracting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57129555A JPS57129555A (en) | 1982-08-11 |
| JPS6253099B2 true JPS6253099B2 (ja) | 1987-11-09 |
Family
ID=11890600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56015503A Granted JPS57129555A (en) | 1981-02-04 | 1981-02-04 | Timing extracting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57129555A (ja) |
-
1981
- 1981-02-04 JP JP56015503A patent/JPS57129555A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57129555A (en) | 1982-08-11 |
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