JPS6253100B2 - - Google Patents
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- Publication number
- JPS6253100B2 JPS6253100B2 JP56039121A JP3912181A JPS6253100B2 JP S6253100 B2 JPS6253100 B2 JP S6253100B2 JP 56039121 A JP56039121 A JP 56039121A JP 3912181 A JP3912181 A JP 3912181A JP S6253100 B2 JPS6253100 B2 JP S6253100B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- flop
- flip
- synchronization
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、構成を簡単化した同期検出回路に関
するものである。
するものである。
データ伝送システムに於ける受信側では、伝送
フレーム構成に従つてフレーム同期又はマルチフ
レーム同期をとる必要がある。その為、伝送フレ
ーム中のフレーム同期パターンと受信側の内部パ
ターンとを比較し、比較一致が複数フレーム又は
複数マルチフレームに亘り連続したとき同期確立
と判定するものである。従来の同期検出回路は、
例えば第１図に示す構成を有するものであり、フ
レーム同期パターンがＮビツト構成の場合、内部
パターンDATA１と伝送フレーム中のフレーム
同期パターンDATA２とが排他的オア回路EXOR
に加えられ、一致のときは“０”、不一致のとき
は“１”の出力がレジスタREG１に加えられ、
タイミング信号TM３に従つてレジスタREG１に
セツトされる。
フレーム構成に従つてフレーム同期又はマルチフ
レーム同期をとる必要がある。その為、伝送フレ
ーム中のフレーム同期パターンと受信側の内部パ
ターンとを比較し、比較一致が複数フレーム又は
複数マルチフレームに亘り連続したとき同期確立
と判定するものである。従来の同期検出回路は、
例えば第１図に示す構成を有するものであり、フ
レーム同期パターンがＮビツト構成の場合、内部
パターンDATA１と伝送フレーム中のフレーム
同期パターンDATA２とが排他的オア回路EXOR
に加えられ、一致のときは“０”、不一致のとき
は“１”の出力がレジスタREG１に加えられ、
タイミング信号TM３に従つてレジスタREG１に
セツトされる。
Ｎビツトについて一致していれば、レジスタ
REG１の内容はオール“０”となるから、ナン
ド回路NANDの出力は“１”となり、この出力の
“１”がフリツプフロツプFFのデータ端子Ｄに加
えられフリツプフロツプFFのクロツク端子CKに
タイミング信号TM３が加えられたときにセツト
され、出力端子Ｑが“１”となる。この出力端子
Ｑから出力信号が同期保護回路の一部のレジスタ
REG２に加えられ、タイミング信号TM２に従つ
てセツトされる。
REG１の内容はオール“０”となるから、ナン
ド回路NANDの出力は“１”となり、この出力の
“１”がフリツプフロツプFFのデータ端子Ｄに加
えられフリツプフロツプFFのクロツク端子CKに
タイミング信号TM３が加えられたときにセツト
され、出力端子Ｑが“１”となる。この出力端子
Ｑから出力信号が同期保護回路の一部のレジスタ
REG２に加えられ、タイミング信号TM２に従つ
てセツトされる。
レジスタREG２の内容はフレーム同期パター
ンの一致回数を示すので、Ｍフレーム連続一致の
ときフレーム同期が確立したと判定する場合は、
レジスタREG２の連続Ｍビツトがオール“１”
のとき同期確立と判定することになる。又Ｋフレ
ーム連続不一致となつたときフレーム同期外れと
判定する場合は、レジスタREG２の連続Ｋビツ
トがオール“０”のとき同期外れと判定すること
になる。
ンの一致回数を示すので、Ｍフレーム連続一致の
ときフレーム同期が確立したと判定する場合は、
レジスタREG２の連続Ｍビツトがオール“１”
のとき同期確立と判定することになる。又Ｋフレ
ーム連続不一致となつたときフレーム同期外れと
判定する場合は、レジスタREG２の連続Ｋビツ
トがオール“０”のとき同期外れと判定すること
になる。
マルチフレーム構成の場合も前述と同様にして
マルチフレーム同期を検出することができるもの
である。しかし、フレーム同期パターンのビツト
数が多い場合、及びマルチフレーム構成のフレー
ム数が多い場合には、レジスタREG１の容量を
大きくしなけばならない欠点がある。
マルチフレーム同期を検出することができるもの
である。しかし、フレーム同期パターンのビツト
数が多い場合、及びマルチフレーム構成のフレー
ム数が多い場合には、レジスタREG１の容量を
大きくしなけばならない欠点がある。
本発明は、前述の如き従来の欠点を改善したも
ので、従来のレジスタを省略して簡単な構成とす
ることを目的とするものである。以下実施例につ
いて詳細に説明する。
ので、従来のレジスタを省略して簡単な構成とす
ることを目的とするものである。以下実施例につ
いて詳細に説明する。
第２図は本発明の実施例のブロツク線図であ
り、内部パターン発生回路PGからの内部パター
ンDATA１と伝送フレーム中のフレーム同期パ
ターンDATA２とを比較回路COMPで比較し、不
一致のとき出力を“１”としてフリツプフロツプ
FF１のセツト端子Ｓに加える。このフリツプフ
ロツプFF１のリセツト端子Ｒには、フレーム毎
又はマルチフレーム毎のタイミング信号TM１が
加えられて、フレーム監視期間（１フレーム又は
１マルチフレーム）の開始前にリセツトされる。
又フリツプフロツプFF１のクロツク端子CKには
フレーム同期パターンDATA２に同期したタイ
ミング信号TM３が加えられる。従つてフレーム
監視期間内に１ビツト分でも不一致の場合はフリ
ツプフロツプFF１はセツトされ、フレーム監視
期間の終了時のタイミング信号TM２により同期
保護回路のレジスタREG２にフリツプフロツプ
FF１の出力端子Ｑからの出力信号がセツトされ
る。
り、内部パターン発生回路PGからの内部パター
ンDATA１と伝送フレーム中のフレーム同期パ
ターンDATA２とを比較回路COMPで比較し、不
一致のとき出力を“１”としてフリツプフロツプ
FF１のセツト端子Ｓに加える。このフリツプフ
ロツプFF１のリセツト端子Ｒには、フレーム毎
又はマルチフレーム毎のタイミング信号TM１が
加えられて、フレーム監視期間（１フレーム又は
１マルチフレーム）の開始前にリセツトされる。
又フリツプフロツプFF１のクロツク端子CKには
フレーム同期パターンDATA２に同期したタイ
ミング信号TM３が加えられる。従つてフレーム
監視期間内に１ビツト分でも不一致の場合はフリ
ツプフロツプFF１はセツトされ、フレーム監視
期間の終了時のタイミング信号TM２により同期
保護回路のレジスタREG２にフリツプフロツプ
FF１の出力端子Ｑからの出力信号がセツトされ
る。
第３図は比較回路として排他的オア回路
EXOR、フリツプフロツプとしてＪ−Ｋフリツプ
フロツプFF２を用いた本発明の実施例を示し、
排他的オア回路EXORの出力はＪ−Ｋフリツプフ
ロツプFF２のＪ端子に加えられ、Ｋ端子はアー
スされている。従つてクロツク端子CKにタイミ
ング信号TM３が加えられたとき、Ｊ端子の入力
が“１”であるとフリツプフロツプFF２はセツ
トされ、リセツト端子Ｒにタイミング信号TM１
が加えられるまで、出力端子Ｑは“１”となる。
EXOR、フリツプフロツプとしてＪ−Ｋフリツプ
フロツプFF２を用いた本発明の実施例を示し、
排他的オア回路EXORの出力はＪ−Ｋフリツプフ
ロツプFF２のＪ端子に加えられ、Ｋ端子はアー
スされている。従つてクロツク端子CKにタイミ
ング信号TM３が加えられたとき、Ｊ端子の入力
が“１”であるとフリツプフロツプFF２はセツ
トされ、リセツト端子Ｒにタイミング信号TM１
が加えられるまで、出力端子Ｑは“１”となる。
第４図は動作説明図であり、４フレームで１マ
ルチフレームを構成する場合を示す。フレーム同
期パターンDATA２は、各フレームの先頭に、
Ｆで示すように、１ビツト又は複数ビツト構成で
挿入されているもので、例えば、１ビツト構成の
場合に、１マルチフレーム内では“１”、“０”、
“１”、“０”、又は“１”、“０”、“０”、“０”
とす
ることができる。この場合１マルチフレームでみ
ると、４ビツト構成のフレーム同期パターンとな
る。又複数ビツト構成の場合は、例えば、
“10000010”と“10000000”とを交互に挿入して
形成することができる。
ルチフレームを構成する場合を示す。フレーム同
期パターンDATA２は、各フレームの先頭に、
Ｆで示すように、１ビツト又は複数ビツト構成で
挿入されているもので、例えば、１ビツト構成の
場合に、１マルチフレーム内では“１”、“０”、
“１”、“０”、又は“１”、“０”、“０”、“０”
とす
ることができる。この場合１マルチフレームでみ
ると、４ビツト構成のフレーム同期パターンとな
る。又複数ビツト構成の場合は、例えば、
“10000010”と“10000000”とを交互に挿入して
形成することができる。
又内部パターンDATA１は、フレーム先頭位
置に前述の同期パターンDATA２に対応して、
１ビツト又は複数ビツト構成でＰで示すように、
内部パターン発生回路から出力される。
置に前述の同期パターンDATA２に対応して、
１ビツト又は複数ビツト構成でＰで示すように、
内部パターン発生回路から出力される。
又タイミング信号TM１，TM２，TM３は、受
信フレームに同期したタイミング信号を基に形成
するもので、例えば、フレーム同期回路に於ける
受信フレームと同期のとれたタイミング信号をカ
ウンタでカウントし、そのカウント内容をデコー
ダでデコードして形成することができる。
信フレームに同期したタイミング信号を基に形成
するもので、例えば、フレーム同期回路に於ける
受信フレームと同期のとれたタイミング信号をカ
ウンタでカウントし、そのカウント内容をデコー
ダでデコードして形成することができる。
第４図に於いては、フレーム監視期間を１マル
チフレームとした場合を示し、タイミング信号
TM３はフレーム同期ビツトＦのタイミングで出
力され、フレーム同期パターンDATA２と内部
パターンDATA１との比較タイミングとして、
Ｊ−ＫフリツプフロツプFF２のクロツク端子CK
に加えられる。
チフレームとした場合を示し、タイミング信号
TM３はフレーム同期ビツトＦのタイミングで出
力され、フレーム同期パターンDATA２と内部
パターンDATA１との比較タイミングとして、
Ｊ−ＫフリツプフロツプFF２のクロツク端子CK
に加えられる。
又タイミング信号TM１は、１マルチフレーム
の直前に短い“０”のパルスとして出力され、フ
レーム監視期間の開始直前に、Ｊ−Ｋフリツプフ
ロツプFF２をリセツトする為にリセツト端子Ｒ
に加えられる。この場合、Ｊ−Ｋフリツプフロツ
プFF２が“０”によりリセツトされるので、リ
セツトに要するだけの短い“０”のパルスからな
るタイミング信号TM１を用いている。
の直前に短い“０”のパルスとして出力され、フ
レーム監視期間の開始直前に、Ｊ−Ｋフリツプフ
ロツプFF２をリセツトする為にリセツト端子Ｒ
に加えられる。この場合、Ｊ−Ｋフリツプフロツ
プFF２が“０”によりリセツトされるので、リ
セツトに要するだけの短い“０”のパルスからな
るタイミング信号TM１を用いている。
又タイミング信号TM２は、１マルチフレーム
内の最終のタイミング信号TM３の直後に、短い
“１”のパルスとして出力され、フレーム監視期
間の最終のＪ−ＫフリツプフロツプFF２の出力
端子Ｑの内容をレジスタREG２にセツトする為
に加えられる。
内の最終のタイミング信号TM３の直後に、短い
“１”のパルスとして出力され、フレーム監視期
間の最終のＪ−ＫフリツプフロツプFF２の出力
端子Ｑの内容をレジスタREG２にセツトする為
に加えられる。
従つて４フレーム共にフレーム同期パターン
DATA２と内部パターンDATA１とが一致すれ
ば、タイミング信号TM２がレジスタREG２に加
えられるタイミングに於いてフリツプフロツプ
FF２はリセツト状態で、レジスタREG２には
“０”がセツトされる。又４フレーム中の１フレ
ーム又は１ビツトでも不一致であると、タイミン
グ信号TM２がレジスタREG２に加えられるタイ
ミングに於いてフリツプフロツプFF２はセツト
状態で、レジスタREG２には“１”がセツトさ
れる。
DATA２と内部パターンDATA１とが一致すれ
ば、タイミング信号TM２がレジスタREG２に加
えられるタイミングに於いてフリツプフロツプ
FF２はリセツト状態で、レジスタREG２には
“０”がセツトされる。又４フレーム中の１フレ
ーム又は１ビツトでも不一致であると、タイミン
グ信号TM２がレジスタREG２に加えられるタイ
ミングに於いてフリツプフロツプFF２はセツト
状態で、レジスタREG２には“１”がセツトさ
れる。
同期保護回路のレジスタREG２の内容は、第
１図について説明した場合と、“１”と“０”が
反対になつているが、レジスタREG２の内容の
判定により、前方保護及び後方保護を行なうこと
ができる。
１図について説明した場合と、“１”と“０”が
反対になつているが、レジスタREG２の内容の
判定により、前方保護及び後方保護を行なうこと
ができる。
以上説明したように、本発明は、同期パターン
と内部パターンとを排他的オア回路EXOR等の比
較回路COMPにより比較し、比較不一致の出力で
Ｊ−Ｋフリツプフロツプ等のフリツプフロツプを
セツトし、このフリツプフロツプを監視期間開始
前毎にリセツトすることにより、従来例に於ける
レジスタREG１を省略することができるもので
ある。従つて同期パターンのビツト数が多い場合
又はマルチフレーム構成の同期検出に於いても、
簡単な構成で済むことになる利点がある。なお本
発明は前述の実施例にのみ限定されるものではな
く、種々付加変更し得るものである。
と内部パターンとを排他的オア回路EXOR等の比
較回路COMPにより比較し、比較不一致の出力で
Ｊ−Ｋフリツプフロツプ等のフリツプフロツプを
セツトし、このフリツプフロツプを監視期間開始
前毎にリセツトすることにより、従来例に於ける
レジスタREG１を省略することができるもので
ある。従つて同期パターンのビツト数が多い場合
又はマルチフレーム構成の同期検出に於いても、
簡単な構成で済むことになる利点がある。なお本
発明は前述の実施例にのみ限定されるものではな
く、種々付加変更し得るものである。
第１図は従来の同期検出回路のブロツク線図、
第２図は本発明の実施例のブロツク線図、第３図
は本発明の実施例の具体例のブロツク線図、第４
図は動作説明図である。 REG１，REG２はレジスタ、FF，FF１，FF
２はフリツプフロツプ、EXORは排他的オア回
路、COMPは比較回路、PGは内部パターン発生
回路である。
第２図は本発明の実施例のブロツク線図、第３図
は本発明の実施例の具体例のブロツク線図、第４
図は動作説明図である。 REG１，REG２はレジスタ、FF，FF１，FF
２はフリツプフロツプ、EXORは排他的オア回
路、COMPは比較回路、PGは内部パターン発生
回路である。
Claims (1)
- １ 監視期間内の同期パターンと内部パターンと
の比較を行なう比較回路と、監視期間の開始前に
リセツトされ、前記比較回路の不一致出力により
セツトされるフリツプフロツプとを有し、前記監
視期間内の前記比較回路の比較結果を前記フリツ
プフロツプの出力として読取る構成としたことを
特徴とする同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039121A JPS57152749A (en) | 1981-03-18 | 1981-03-18 | Synchronous detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039121A JPS57152749A (en) | 1981-03-18 | 1981-03-18 | Synchronous detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57152749A JPS57152749A (en) | 1982-09-21 |
| JPS6253100B2 true JPS6253100B2 (ja) | 1987-11-09 |
Family
ID=12544256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56039121A Granted JPS57152749A (en) | 1981-03-18 | 1981-03-18 | Synchronous detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57152749A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6270899U (ja) * | 1985-10-24 | 1987-05-06 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60114052A (ja) * | 1983-11-25 | 1985-06-20 | Ando Electric Co Ltd | デ−タの比較判定装置 |
-
1981
- 1981-03-18 JP JP56039121A patent/JPS57152749A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6270899U (ja) * | 1985-10-24 | 1987-05-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57152749A (en) | 1982-09-21 |
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