JPS625345B2 - - Google Patents

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JPS625345B2
JPS625345B2 JP55022888A JP2288880A JPS625345B2 JP S625345 B2 JPS625345 B2 JP S625345B2 JP 55022888 A JP55022888 A JP 55022888A JP 2288880 A JP2288880 A JP 2288880A JP S625345 B2 JPS625345 B2 JP S625345B2
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JP
Japan
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transistor
electronic semiconductor
emitter
temperature
base
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JP55022888A
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Inventor
Fuerichi Mauritsuio
Menitsuchi Pietoro
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STMicroelectronics SRL
Original Assignee
SGS ATES Componenti Elettronici SpA
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Filing date
Publication date
Application filed by SGS ATES Componenti Elettronici SpA filed Critical SGS ATES Componenti Elettronici SpA
Publication of JPS55117267A publication Critical patent/JPS55117267A/ja
Publication of JPS625345B2 publication Critical patent/JPS625345B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H10D89/105—Integrated device layouts adapted for thermal considerations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control

Landscapes

  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 本発明は電子半導体素子特に個別のバイポーラ
トランジスタ、モノリシツクダーリントン構体ま
たは個別の絶縁ゲート電界効果トランジスタを具
える型の電子素子の熱保護装置に関するものであ
る。
トランジスタがその作動中エネルギー消費のた
め加熱することは既知である。トランジスタが損
傷しない程度の最大温度はその構造的な特性およ
びトランジスタを収納する外匣並びに外匣自体を
固着する支持体の熱発散効率によつて決まる。
この最大温度値が既知であればトランジスタを
使用すべき回路の素子を適宜設計することにより
トランジスタの電気特性を最適に使用することが
できる。しかし回路の作動中特に不所望な状態が
起ると最大許容温度を越えトランジスタが破壊さ
れるようになる。
斯る欠点を除去するために、集積化トランジス
タにおいては通常同一の集積回路の順方向バイア
スpn接合における電圧降下の温度依存性を用い
る。特にエミツタ−ベース接合が温度センサとし
て用いられる補助トランジスタを保護すべきトラ
ンジスタに隣接して同一の製造処理により形成す
る。この場合補助トランジスタのコレクタ電流を
用いて、温度が最大許容値を越えると直ちに保護
すべきトランジスタの導通を制限する回路を駆動
する。斯る手段は温度が熱源で直接検出される場
合極めて有効である。この種装置は例えばドイツ
国公開特許第2710762号公報に記載されている。
個別のトランジスタの場合にはこれら素子の製
造方法に固有の制限のため熱保護を有効に行うこ
とはできない。実際上これらの処理では、１つの
領域、特に素子を形成する半導体チツプの一方の
主表面により画成された領域、即ちバイポーラト
ランジスタおよびダーリントン構体の場合にはコ
レクタ領域、電界効果トランジスタの場合にはド
レイン領域を半導体構体の全部の素子に対し共通
とする必要がある。また１つの接合における電圧
降下の温度依存性を単に間接的に用いる個別の素
子に対する熱保護装置も提案されている。かかる
熱保護装置の１例では、英国特許第1476089号に
記載されているように温度感知抵抗を温度検出器
として用いると共に保護すべき素子に熱的に結合
している。熱保護装置の他の例では、ドイツ国公
開特許第2656466号公報に記載されているように
ブリツジ回路を用いて温度を検出すると共にこの
ブリツジ回路の１支路に保護すべきトランジスタ
のエミツタ−ベース接合の抵抗を設けている。こ
の場合接合の温度が予定値以上になるとエミツタ
−ベース抵抗が或る値まで減少しブリツジ回路を
不平衡にしトランジスタを遮断する回路を作動せ
しめるようにする。
上記既知の装置は何れもその用途が制限される
欠点がある。特に上記英国特許に記載の装置は、
例えば負荷が事故で短絡した結果生じ得るような
接合の最大温度が急激に上昇する場合にトランジ
スタを保護することができない。その理由はトラ
ンジスタの外匣に固着されている温度感応素子が
接合温度に遅延して応答し、この遅延の程度が接
合と温度感応素子自体との間の熱容量によつて決
まるからである。また温度センサとトランジスタ
との間の熱結合に特定の手段を必要とする。さら
に前記ドイツ国公開特許公報に記載されている装
置も、保護すべきトランジスタのベースおよびエ
ミツタ間の、電圧（ＶBE）の変化を瞬時的に検出
することはできるが全ての作動状態のもとで熱保
護を保証することはできない。その理由はベース
−エミツタ電圧ＶBEが温度のほかにパラメータ、
特に保護すべきトランジスタのコレクタ電流およ
びエミツタ電流の何れにも依存するからである。
これがためこれらのコレクタおよびエミツタ電流
が広範囲に亘つて変化する場合にはかかる装置は
有利に使用できない。
本発明の目的は、個別のバイポーラトランジス
タ、モノリシツクダーリントン構体、または個別
の絶縁ゲート電界効果トランジスタを有し、かつ
接合における電圧降下の温度依存性を直接利用で
き、如何なる作動状態のもとでも応答速度を増大
し、構造簡単で経済的な熱保護装置を具える電子
半導体素子を提供せんとするにある。
本発明は半導体材料の本体と、該半導体本体を
固着する支持体と、外部回路への複数個の接続端
子と熱保護装置とを具え、個別のバイポーラトラ
ンジスタ、モノリシツクダーリントン構体または
個別の絶縁ゲート電界効果トランジスタを有する
電子半導体素子において、前記熱保護装置は温度
感応電圧特性素子と、作動中電子半導体素子の温
度が予定制限値以上になると保護すべき電子半導
体素子の電流導通を制限するように前記温度感応
素子の電圧に応答する回路装置とを具え、前記温
度感応素子は前記半導体本導に形成され、保護す
べき電子半導体素子と共通のコレクタ領域および
前記回路装置に接続されたエミツタ領域を有する
少なくとも１個のバイポーラトランジスタを具え
ることを特徴とする。
図面につき本発明を説明する。
第１図は制御論理回路により発生する２進信号
によつてランプを点灯する回路を示す。このラン
プは、２個のトランジスタT1およびT2を互にダ
ーリントン構体に接続し、従つて両トランジスタ
のコレクタを相互接続し、第１、即ち初段のトラ
ンジスタT1のエミツタを第２、即ち最終段トラ
ンジスタT2のベースに接続して構成したモノリ
シツク半導体構体のコレクタ負荷RLで構成す
る。既知のように全体の構体を、単一トランジス
タとみなすことができ、この場合単一トランジス
タのコレクタＣを相互接続コレクタ、ベースＢを
第１トランジスタT1のベース、エミツタＥを最
終段トランジスタT2のエミツタとする。第１図
に示すようにダーリントン構体は、そのエミツタ
Ｅを共通即ち接地端子に接続し、コレクタＣを負
荷RLを経て電圧供給源＋Ｖccに接続し、ベース
ＢをブロツクDRで線図的に示される駆動段の出
力端子に接続する。駆動段DRの一方の入力端子
INには制御論理回路（図示せず）から２進信号
を供給する。
最終段トランジスタT2を例えば負荷RLの短絡
による過熱から保護するためにトランジスタT2
の温度に感応する素子により制御されトランジス
タT2の導通を制限する回路を設ける。この素子
を本発明ではダーリントン構体が形成される半導
体材料の同一のチツプに形成され、第２図につき
後に説明するようにダーリントン対のトランジス
タのコレクタ領域と共通のコレクタ領域を有する
npn型補助トランジスタT3により構成する。第１
図においてはこれら３個のトランジスタT1，T2
およびT3を点線の矩形で囲むと共にこれらトラ
ンジスタは、単一容器内に収納され、ダーリント
ン構体のエミツタＥ、ベースＢおよびコレクタＣ
ならびに補助トランジスタT3のエミツタE3およ
びベースB3の端子を有するモノリシツク構体を
構成する。補助トランジスタT3のエミツタE3を
定電流発生器G3を経て接地すると共に比較器
COMPの第１入力端子に直接接続する。この比較
器COMPは、その第２入力端子を基準値RIFの定
電圧を発生する回路網（図示せず）に接続し、出
力端子を駆動段DRの適当な禁止入力端子INHに
接続する。補助トランジスタT3のベースB3を、
抵抗R5およびツエナーダイオードZ1の共通接続
点に接続し、抵抗R5の他端を電圧供給源＋Ｖccに
接続し、ツエナーダイオードZ1の他端を接地す
る。
かかる回路の作動に当り、補助トランジスタ
T3のエミツタ電流I3は次式で表わすことができ
る。
ここにＩSは補助トランジスタT3のエミツタ−
ベース接合の飽和電流 ＶBE3はトランジスタT3の順方向バイアスエミ
ツタ−ベース接合の電圧降下 ｑは電荷 ｋはボルツマン定数 ＴはトランジスタT3のエミツタ−ベース接合
の絶対温度 式(1)を自然対数（ln）により表わすと共に全て
の実際的な場合に指数が１よりも著しく大きいこ
とを考慮して次式を導出することができる。
ＶBE3＝（ｋ／ｑlnＩ３／ＩＳ）・Ｔ ……（1′） ツエナーダイオードZ1の降服電圧をＶZで示す
と、比較器COMPに供給される電圧ＶEは次式で
示すことができる。
ＶE＝ＶZ−ＶBE3＝ＶZ−（ｋ／ｑlnＩ３／ＩＳ）・Ｔ…
…(2) この場合、飽和電流ＩSが製造方法に主として
依存し、降服電圧ＶZおよびエミツタ電流I3がツ
エナーダイオードZ1の特性および定電流発生器
G3により夫々決まり、補助トランジスタT3のエ
ミツタ−ベース接合の温度が最終段トランジスタ
T2の温度に厳密に依存するものとすると上記電
圧ＶEを測定することにより、半導体構体に供給
されるエネルギーの大部分を消費する素子であ
り、従つて保護すべき素子である最終段トランジ
スタT2の瞬時温度の正確な情報を得ることがで
きる。
この電圧ＶEを比較器COMPで基準電圧RIFと
比較する。この基準電圧RIFの値を一定として温
度Ｔが最終段トランジスタT2を破壊する値にな
る場合にのみ比較器COMPから駆動段DRの入力
端子INHに禁止信号を供給する。この禁止信号に
よつてトランジスタT2の導通をこのトランジス
タが破壊しない範囲の値に制限する。
第２図は第１図に示す半導体装置の３個のトラ
ンジスタT1〜T3を具え、個別の素子の好適な製
造処理により構成された構体を示す。この構体は
Ｎ型不純物を多量添加した半導体材料例えば単結
晶珪素の基板２を具え、この基板２上にＮ型のエ
ピタキシヤル層４を形成する。このエピタキシヤ
ル層４には例えば拡散により３個のＰ型領域、即
ち最終段トランジスタT2のベース領域６、初段
トランジスタT1のベース領域８、および補助ト
ランジスタT3のベース領域１０を形成する。こ
れらベース領域６，８および１０には例えばＮ型
不純物の拡散によりトランジスタT1，T2および
T3のエミツタ領域１２，１４および１６を形成
する。かかる構体の表面を二酸化珪素の有孔保護
層１８で被覆し、これら孔を経て通常の金属化技
術により得た導電細条によつてトランジスタT1
のエミツタをトランジスタT2のベースに接続す
ると共にダーリントン対のベース接点Ｂおよびエ
ミツタ接点Ｅならびに補助トランジスタT3のベ
ース接点B3およびエミツタ接点E3を形成する。
共通コレクタ接点Ｃは基板２の下側表面全体に亘
り延在する金属層２０によつて構成し、この金属
層２０を金属またはセラミツクとし得る支持体
（図示せず）に接触し得るようにする。
温度変化のため補助トランジスタT3の飽和電
流ＩSの変化を完全に検知し得ない場合には第３
図に示すように第２補助トランジスタT4を設け
そのコレクタを他のトランジスタのコレクタと共
通とする。また第３図に示す例では補助トランジ
スタT4のベースをトランジスタT3のベースと共
通とすると共にエミツタをトランジスタT3につ
き説明した所と同様に定電流発生器G4を経て接
地する。さらに第３図の装置と第１図の装置との
相違点は差動増幅器DIFFを設けその両入力端子
を２個の補助トランジスタT3およびT4のエミツ
タに夫々接続し、出力端子を比較器COMPの第１
入力端子に接続することである。
かかる装置の作動に当り、補助トランジスタ
T3およびT4のエミツタ電流I3およびI4は次式で表
わすことができる。
ここにＪSはトランジスタT3およびT4のエミツ
タ−ベース接合の飽和電流密度、 A3、A4はトランジスタT3およびT4のエミツタ
−ベース接合の面積、 ＶBE3、ＶBE4はトランジスタT3およびT4のエ
ミツタ−ベース順方向バイアス接合における電圧
降下、 ｑは電荷、 ｋはボルツマン定数、 ＴはトランジスタT3およびT4のエミツタ−ベ
ース接合の絶対温度を示す。
これらトランジスタの電圧降下の差ΔＶBE＝Ｖ
BE3−ＶBE4は、式(3)および(4)から容易に導出で
き、自然対数で表わす際実際に殆んどの場合指数
が１よりも著しく大きいものとすると次式で表わ
すことができる。
ΔＶBE＝ｋ／ｑ・ln（Ａ３／Ａ４・Ｉ４／Ｉ３）・Ｔ
……(5) 上式から明らかなように関係項Ａ３／Ａ４・Ｉ４／Ｉ
３が一定で １よりも相違しその対数が０となる場合には上記
差電圧ΔＶBEは２個のトランジスタT3およびT4
のエミツタ−ベース接合の温度Ｔのみの関数とな
り、その結果差電圧ΔＶBEを測定することにより
ダーリントン対の最終段トランジスタT2の瞬時
温度の正確な情報を得ることができる。
また上式(5)の関係を得るためには飽和電流密度
ＪSが補助トランジスタT3およびT4の両エミツタ
−ベース接合に対し等しいものとする。かかる仮
定を行う理由はこれらトランジスタT3およびT4
が製造処理の同一工程で製造されるため、その接
合の飽和電流密度ＪSを決める物理的な特性即ち
不純物添加レベルおよび接合間の距離が等しいか
らである。
また項Ａ３／Ａ４・Ｉ４／Ｉ３≠１の条件はエミツタ
電流密度J3 ＝Ｉ３／Ａ３およびJ4＝Ｉ４／Ａ４を相違させる必要が
あること から導出することができる。
第３図の回路において差電圧ΔＶBE＝ｆ（Ｔ）
は差動増幅器DIFFの出力端子に現われ、この差
電圧を比較器COMPで基準電圧RIFと比較する。
第１図の回路につき説明したと同様に温度Ｔが最
終段トランジスタT2を破壊せしめる値に到達す
ると駆動段DRの入力端子INHに比較器COMPか
ら禁止信号を供給し、これによりトランジスタ
T2の導通を破壊が起らない値に制限する。
定電流発生器G3およびG4の代りに抵抗R3およ
びR4を用いることができる。この場合には式(5)
を次式で示すように書換える。
ΔＶBE〓ｋ／ｑln（Ａ３／Ａ４・Ｒ３／Ｒ４）・Ｔ…
…（5′） この場合対数表現を１から相違させるようにす
る条件は種々の手段で満足させることができる。
例えば本発明の好適な例では抵抗R3およびR4に
等しくしかつ面積A4を面積A3の10倍以上とし、
これを式（5′）に代入すると次式を得ることがで
きる。
ΔＶBE＝２×10-4×Ｔ（Ｖ、〓） 第３図の点線で囲まれた４個のトランジスタ
T1−T4の組合せは、ベース領域１０に第2n型拡
散領域を設けてトランジスタT4のエミツタを形
成すると共に関連するエミツタ接点E4を設ける
点以外は第２図の構体とほとんど同様の構体（図
示せず）によつて得ることができる。またトラン
ジスタT4のベース領域およびコレクタ領域をト
ランジスタT3のベース領域およびコレクタ領域
と共通とする。図示しないが他の変形例では両ト
ランジスタT3およびT4のベース領域を個別に形
成することもできる。
本発明の他の例では温度センサとして作動する
２個のトランジスタを初段トランジスタT1の区
域に、即ち第４図に示すようにベース領域８内の
エミツタ領域１７および２２で形成することがで
きる。この場合にはトランジスタT3およびT4に
対し特定のベース領域を設けないでかかるベース
領域をトランジスタT1のベース領域と共通と
し、これに関連する回路を第５図に示すように変
形する。
本発明のさらに他の例では２個のトランジスタ
T3およびT4を最終段トランジスタT2の区域内に
形成する。この場合の構体および関連する回路は
図面には示さないが当業者であれば容易にその設
計を行うことができる。
本発明の特定の例では保護すべき電子半導体素
子を個別の電界効果トランジスタとする。１例と
して例えばVMOS（縦方向金属酸化物半導体装
置）のような既知の形のトランジスタと温度セン
サとして作動する２個のバイポーラトランジスタ
とを具える半導体構体を第６図に示す。かかる構
体はＮ型不純物多量添加基板３０とＮ型エピタキ
シヤル層３２を具える半導体材料例えば単結晶珪
素のチツプ内に形成する。エピタキシヤル層３２
には例えば拡散により２個のＰ型領域３４および
３６を形成する。Ｐ型領域３４内には例えば拡散
によりＮ型不純物多量添加領域３８を形成する。
また半導体チツプの上側表面にはＶ字状断面を有
する条溝を形成し、この条溝はＮ型領域３８およ
びＰ型領域３４を横切りエピタキシヤル層３２内
に部分的に侵入し得るようにする。半導体チツプ
の上側表面および条溝の壁面を例えば二酸化珪素
のような絶縁層４０で被覆する。またＰ型領域３
６にはＮ型不純物を多量添加した２個の領域４２
および４４を例えばＮ型領域３８と同時に拡散に
より形成する。既知の金属化処理により得た適当
な導電細条４６，４８，５０および５２によつて
領域３６，３８，４２および４４へのオーム接点
を夫々形成する。上記金属化処理中に絶縁層４０
上の上記条溝内にも金属層５４を被着する。
また半導体チツプの下側表面に金属層５６を被
着する。かようにして電界効果トランジスタを形
成し、この際そのソースをＮ型領域３８、ドレイ
ンをエピタキシヤル層３２およびその下側の基板
３０、ゲートを金属層５４とし、２個のバイポー
ラトランジスタはそのコレクタ領域を電界効果ト
ランジスタのドレイン領域と共通とし、共通ベー
ス領域をＰ型領域３６で構成し、個別のエミツタ
領域をＮ型領域４２および４４で構成する。
かかる構体（図示せず）の対応回路は、第３図
の点線で囲まれた回路においてダーリントン対の
トランジスタをＮチヤンネルエンハンスメント
MOSトランジスタに置換すると共にエミツタ
Ｅ、ベースＢおよびコレクタＣの記号をソース
Ｓ、ゲートＧおよびドレインＤに夫々置換するこ
とにより構成することができる。
上述した種々の実施例から明らかなように本発
明の目的は、保護すべき半導体素子の通常の製造
工程以外に特定の処理工程を必要とすることなく
達成することができ、しかも極めて有効な保護装
置を比較的簡単な回路で構成することができる。
本発明は上述した例にのみ限定されるものでは
なく幾多の変更を加えることができる。例えば不
純物添加剤の導電型を上述した構成の不純物添加
剤の導電型とは逆とすることができ、保護すべき
素子もダーリントン対のトランジスタまたは個別
の絶縁ゲート電界効果トランジスタの代りに個別
のバイポーラトランジスタとすることができ、さ
らに製造処理も上記実施例で用いたプレーナ技術
とは相違する技術とすることができる。
【図面の簡単な説明】
第１図は本発明電子半導体素子を具えるランプ
点灯回路の接続配置を示す回路図、第２図は第１
図の点線内の回路を実現する半導体装置の構成を
示す断面図、第３図は第１図に示す電子半導体素
子の変形例を示す回路図、第４図は同じくその半
導体装置の構成を示す断面図、第５図は本発明電
子半導体素子の他の例を示す回路図、第６図は本
発明電子半導体素子の更に他の例の構成を示す断
面図である。 T1，T2……トランジスタ、T3……補助トラン
ジスタ、T4……第２補助トランジスタ、RL……
コレクタ負荷（ランプ）、DR……駆動段、IN…
…入力端子、G3……定電流発生器、G4……定電
流発生器、COMP……比較器、RIF……基準値、
R5……抵抗、Z1……ツエナーダイオード、DIFF
……差動増幅器、２……基板、４……エピタキシ
ヤル層、６……ベース領域（T2）、８……ベース
領域（T1）、１０……ベース領域（T3）、１２…
…エミツタ領域（T1）、１４……エミツタ領域
（T2）、１６……エミツタ領域（T3）、１８……保
護層、２０……金属層、３０……基板、３２……
エピタキシヤル層、３４……Ｐ型領域、３６……
Ｐ型領域、３８……Ｎ型領域、４０……絶縁層、
４２……Ｎ型領域、４４……Ｎ型領域、４６……
導電細条、４８，５０，５２……導電細条、５
４，５６……金属層。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体材料の本体と、該半導体本体を固着す
    る支持体と、外部回路への複数個の接続端子と熱
    保護装置とを具え、個別のバイポーラトランジス
    タ、モノリシツクダーリントン構体または個別の
    絶縁ゲート電界効果トランジスタを有する電子半
    導体素子において、前記熱保護装置は温度感応電
    圧特性素子と、作動中電子半導体素子の温度が予
    定制限値以上になると保護すべき電子半導体素子
    の電流導通を制限するように前記温度感応素子の
    電圧に応答する回路装置とを具え、前記温度感応
    素子は前記半導体本体に形成され、保護すべき電
    子半導体素子と共通のコレクタ領域および前記回
    路装置に接続されたエミツタ領域を有する少なく
    とも１個のバイポーラトランジスタを具えること
    を特徴とする電子半導体素子。 ２ 温度感応素子は２個のバイポーラトランジス
    タを具えることを特徴とする特許請求の範囲１記
    載の電子半導体素子。 ３ 電子半導体素子を個別のバイポーラトランジ
    スタとし、温度感応素子の２個のバイポーラトラ
    ンジスタのベース領域を個別のバイポーラトラン
    ジスタのベース領域と共通としたことを特徴とす
    る特許請求の範囲２記載の電子半導体素子。 ４ 電子半導体素子をモノリシツクダーリントン
    構体とし、温度感応素子の２個のバイポーラトラ
    ンジスタのベース領域をダーリントン構成の初段
    トランジスタのベース領域と共通としたことを特
    徴とする特許請求の範囲２記載の電子半導体素
    子。 ５ 電子半導体素子をモノリシツクダーリントン
    構体とし、温度感応素子の２個のバイポーラトラ
    ンジスタのベース領域をダーリントン構体の最終
    段トランジスタのベース領域と共通としたことを
    特徴とする特許請求の範囲２記載の電子半導体素
    子。 ６ 温度感応素子の２個のバイポーラトランジス
    タのベース領域をバイアス回路に接続するように
    したことを特徴とする特許請求の範囲２記載の電
    子半導体素子。 ７ 回路装置は、温度感応素子の２個のバイポー
    ラトランジスタの任意のエミツタに電流を流す２
    個の素子と、これらエミツタの電圧差に応答する
    回路とを具え、これら両バイポーラトランジスタ
    のエミツタ電流およびエミツタ−ベース接合面積
    をエミツタ電流密度が互に相違するように定めた
    ことを特徴とする特許請求の範囲２〜６の何れか
    に記載の電子半導体素子。
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