JPS6254253B2 - - Google Patents
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- Publication number
- JPS6254253B2 JPS6254253B2 JP56042298A JP4229881A JPS6254253B2 JP S6254253 B2 JPS6254253 B2 JP S6254253B2 JP 56042298 A JP56042298 A JP 56042298A JP 4229881 A JP4229881 A JP 4229881A JP S6254253 B2 JPS6254253 B2 JP S6254253B2
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- JP
- Japan
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- shift register
- circuit
- descrambler
- stage
- signal
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ通信に使用される２値の受信
信号列をデイスクランブラして送信データを復元
するデイスクランブラ同期回路に関する。特にデ
イスクランブラの引き込み動作に関する。
信号列をデイスクランブラして送信データを復元
するデイスクランブラ同期回路に関する。特にデ
イスクランブラの引き込み動作に関する。
従来、送信データをスクランブラして送出し、
受信側において受信信号をデイスクランブラして
送信データを復元するデイスクランブラ回路は、
第１図に示すように構成されている。
受信側において受信信号をデイスクランブラして
送信データを復元するデイスクランブラ回路は、
第１図に示すように構成されている。
すなわち、入力端子１から入力した受信信号５
をｎ段のシフトレジスタ２に入力させて、該シフ
トレジスタ２の最終段の論理状態３と任意の段の
論理状態４と前記入力信号５とを論理回路７に入
力させ、論理回路７はあらかじめ定めた論理演算
に従つてデイスクランブラ信号６を出力する構成
であつた。
をｎ段のシフトレジスタ２に入力させて、該シフ
トレジスタ２の最終段の論理状態３と任意の段の
論理状態４と前記入力信号５とを論理回路７に入
力させ、論理回路７はあらかじめ定めた論理演算
に従つてデイスクランブラ信号６を出力する構成
であつた。
しかし、上述の従来のデイスクランブラ回路
は、受信信号が入力され始めてからｎ段のシフト
レジスタ２の最終段までシフトされるまでの間は
正確なデイスクランブラ出力を得ることができな
いという欠点があつた。
は、受信信号が入力され始めてからｎ段のシフト
レジスタ２の最終段までシフトされるまでの間は
正確なデイスクランブラ出力を得ることができな
いという欠点があつた。
すなわち、デイスクランブラを同期させるため
に上記シフトレジスタに受信信号が満ちるまで情
報の伝送以前にトレーニングパターンを送つてい
る。
に上記シフトレジスタに受信信号が満ちるまで情
報の伝送以前にトレーニングパターンを送つてい
る。
このため、送信開始からデイスクランブラ出力
が得られるまでに時間が長くかかる欠点があつ
た。
が得られるまでに時間が長くかかる欠点があつ
た。
本発明の目的は、シフトレジスタに受信信号が
満ちる以前に、情報の伝送を開始することが可能
なデイスクランブラ同期回路を提供することにあ
る。
満ちる以前に、情報の伝送を開始することが可能
なデイスクランブラ同期回路を提供することにあ
る。
本発明のデイスクランブラ同期回路は、２値の
受信信号列を入力するｎ段（ｎ：正の整数）のシ
フトレジスタと、入力信号および前記シフトレジ
スタの最終段および１以上の任意の段の論理状態
からデイスクランブラ信号を出力する論理回路と
を備えたデイスクランブラ回路において、前記シ
フトレジスタの初段からｍ（ｍ＜ｎなる正の整
数）段までのビツト列が特定の第１のビツト列と
一致したときに一致信号を出力するパターン検出
回路と、前記一致信号に応答して特定の第２のビ
ツト列を前記シフトレジスタのｍ＋１〜ｎ段に並
列入力させるパターン設定回路とを備えたことを
特徴とする。
受信信号列を入力するｎ段（ｎ：正の整数）のシ
フトレジスタと、入力信号および前記シフトレジ
スタの最終段および１以上の任意の段の論理状態
からデイスクランブラ信号を出力する論理回路と
を備えたデイスクランブラ回路において、前記シ
フトレジスタの初段からｍ（ｍ＜ｎなる正の整
数）段までのビツト列が特定の第１のビツト列と
一致したときに一致信号を出力するパターン検出
回路と、前記一致信号に応答して特定の第２のビ
ツト列を前記シフトレジスタのｍ＋１〜ｎ段に並
列入力させるパターン設定回路とを備えたことを
特徴とする。
デイスクランブラ回路のｎ段のシフトレジスタ
の初段からｍ段目までに、トレーニングパターン
の特定のビツトが入力されたことをパターン検出
回路で検出して一致信号を出力する。
の初段からｍ段目までに、トレーニングパターン
の特定のビツトが入力されたことをパターン検出
回路で検出して一致信号を出力する。
このパターン検出回路の一致信号が出力される
と、この一致信号によりシフトレジスタの残りの
第ｍ＋１段目から第ｎ段目までにトレーニングパ
ターンの定まつた残りのビツトパターンを並列入
力し、シフトレジスタから、デイスクランブラ同
期信号をデイスクランブラを行う論理回路に出力
して、デイスクランブラ信号を出力する。
と、この一致信号によりシフトレジスタの残りの
第ｍ＋１段目から第ｎ段目までにトレーニングパ
ターンの定まつた残りのビツトパターンを並列入
力し、シフトレジスタから、デイスクランブラ同
期信号をデイスクランブラを行う論理回路に出力
して、デイスクランブラ信号を出力する。
以下、本発明について図面を参照して詳細に説
明する。
明する。
第２図は、本発明の一実施例を示すブロツク図
である。すなわち、受信信号入力端子１からの入
力信号５をシフトレジスタ９に入力させる。シフ
トレジスタ９は、ｎ段のシフトレジスタでありク
ロツクによつて受信信号をシフトし、初段から第
ｍ（ｍ＜ｎ）段までの論理状態a1〜ａnをパター
ン検出回路１２に入力させている。パターン検出
回路１２は、シフトレジスタ９の初段からｍ段ま
での論理状態a1〜ａnが特定の第１のビツト列
“a′1，a′2，…a′n”と一致したときに一致信号１
３を出力する検出回路である。また、前記シフト
レジスタ９は端子２３からの並列入力制御信号に
よつて特定の第２のビツト列“a′n+1，…，a′o”
を第ｍ＋１段から最終段までのレジスタ要素にセ
ツトできるように構成されている。
である。すなわち、受信信号入力端子１からの入
力信号５をシフトレジスタ９に入力させる。シフ
トレジスタ９は、ｎ段のシフトレジスタでありク
ロツクによつて受信信号をシフトし、初段から第
ｍ（ｍ＜ｎ）段までの論理状態a1〜ａnをパター
ン検出回路１２に入力させている。パターン検出
回路１２は、シフトレジスタ９の初段からｍ段ま
での論理状態a1〜ａnが特定の第１のビツト列
“a′1，a′2，…a′n”と一致したときに一致信号１
３を出力する検出回路である。また、前記シフト
レジスタ９は端子２３からの並列入力制御信号に
よつて特定の第２のビツト列“a′n+1，…，a′o”
を第ｍ＋１段から最終段までのレジスタ要素にセ
ツトできるように構成されている。
なお、前記パターン検出回路１２の出力する一
致信号１３によりパターン設定回路１００を介し
て前記並列入力制御信号を端子２３に入力させ
る。パターン設定回路１００は、受信信号１４の
電力が一定以上になると出力信号１５を出すエネ
ルギー検出回路１６と、前記出力信号１５の立上
りから時間t1の間オンするタイマ回路１７と、タ
イマ回路１７の出力１８の立下りから時間t2の間
オンするタイマ回路１９と、該タイマ回路１９の
出力および前記一致信号１３の論理積の立上りを
検出して並列入力制御信号２２を送出する立上り
検出回路２１から構成されている。
致信号１３によりパターン設定回路１００を介し
て前記並列入力制御信号を端子２３に入力させ
る。パターン設定回路１００は、受信信号１４の
電力が一定以上になると出力信号１５を出すエネ
ルギー検出回路１６と、前記出力信号１５の立上
りから時間t1の間オンするタイマ回路１７と、タ
イマ回路１７の出力１８の立下りから時間t2の間
オンするタイマ回路１９と、該タイマ回路１９の
出力および前記一致信号１３の論理積の立上りを
検出して並列入力制御信号２２を送出する立上り
検出回路２１から構成されている。
次に第３図のタイムチヤートを参照して本実施
例回路の動作を説明する。
例回路の動作を説明する。
まず、第３図ｂに示すように受信信号が入力さ
れて電力が一定以上になると、エネルギー検出回
路１６の入力１５は同図ｃに示すようにハイレベ
ルとなり、タイマ回路１７の出力１８は同図ｄに
示すように一定の遅延時間t1だけハイレベルとな
る。タイマ回路１９は同図ｅに示すようにこの出
力信号の立下りから時間t2の間ハイレベルとな
る。この時間t2の間に、同図ｆに示すように前記
パターン検出回路１２から一致信号１３が出力さ
れると、立上り検出回路２１は同図ｇに示すよう
な並列入力制御パルス２２を発生して前記シフト
レジスタ９の並列入力制御端子２３に印加する。
シフトレジスタ９はこれにより、例えば図示され
ないメモリに記憶されている特定の第２のビツト
列“a′n+1，…，a′o”を並列に読み込んで第ｍ＋
１段から最終段までのレジスタ要素にセツトす
る。以後は、引き続いてクロツク８によつてシフ
ト動作を継続する。
れて電力が一定以上になると、エネルギー検出回
路１６の入力１５は同図ｃに示すようにハイレベ
ルとなり、タイマ回路１７の出力１８は同図ｄに
示すように一定の遅延時間t1だけハイレベルとな
る。タイマ回路１９は同図ｅに示すようにこの出
力信号の立下りから時間t2の間ハイレベルとな
る。この時間t2の間に、同図ｆに示すように前記
パターン検出回路１２から一致信号１３が出力さ
れると、立上り検出回路２１は同図ｇに示すよう
な並列入力制御パルス２２を発生して前記シフト
レジスタ９の並列入力制御端子２３に印加する。
シフトレジスタ９はこれにより、例えば図示され
ないメモリに記憶されている特定の第２のビツト
列“a′n+1，…，a′o”を並列に読み込んで第ｍ＋
１段から最終段までのレジスタ要素にセツトす
る。以後は、引き続いてクロツク８によつてシフ
ト動作を継続する。
したがつて、論理回路７に、シフトレジスタ９
の最終段および任意の段の論理状態を与えること
ができ、論理回路７は、これらと受信信号とから
デイスクランブラ出力６を出力することができ
る。この出力は、受信信号の特定の第１のビツト
列“a′n，…a′1”が前記シフトレジスタ９の第ｍ
段まで到達したときから出力されるから、受信信
号によつてシフトレジスタ９の最終段まで満たさ
れるまで待つ必要はない。また、前記第２のビツ
ト列“a′n+1，…a′o”は、送信側におけるトレー
ニングパターンを発生するスクランブラのシフト
レジスタの初段から第ｍ段までのビツト列が
a′1，a′2，…a′nになつた時点での前記送信側レジ
スタの第ｍ＋１段から第ｎ段までのビツト列（既
知）に一致させておけばよい。
の最終段および任意の段の論理状態を与えること
ができ、論理回路７は、これらと受信信号とから
デイスクランブラ出力６を出力することができ
る。この出力は、受信信号の特定の第１のビツト
列“a′n，…a′1”が前記シフトレジスタ９の第ｍ
段まで到達したときから出力されるから、受信信
号によつてシフトレジスタ９の最終段まで満たさ
れるまで待つ必要はない。また、前記第２のビツ
ト列“a′n+1，…a′o”は、送信側におけるトレー
ニングパターンを発生するスクランブラのシフト
レジスタの初段から第ｍ段までのビツト列が
a′1，a′2，…a′nになつた時点での前記送信側レジ
スタの第ｍ＋１段から第ｎ段までのビツト列（既
知）に一致させておけばよい。
そして、送信側では上記トレーニングパターン
のビツト列a′n，…，a′1の送出に引き続いて送信
データを送出する。すなわち、受信側において、
第ｍ段までのトレーニングパターン受信がa′n，
…，a′1になつた時点で、送信側シフトレジスタ
の第ｍ＋１段から第ｎ段までのビツトパターンと
同じ状態がセツトされるから、この時点以後の受
信データを正常にデイスクランブラすることが可
能となる。
のビツト列a′n，…，a′1の送出に引き続いて送信
データを送出する。すなわち、受信側において、
第ｍ段までのトレーニングパターン受信がa′n，
…，a′1になつた時点で、送信側シフトレジスタ
の第ｍ＋１段から第ｎ段までのビツトパターンと
同じ状態がセツトされるから、この時点以後の受
信データを正常にデイスクランブラすることが可
能となる。
さらに具体的に第４図から第７図を参照して本
実施例の動作を述べる。
実施例の動作を述べる。
この構成は、国際電信電話諮問委員会
（CCITT）の勧告V.29にある23段のシフトレジス
タを用いて構成されるデータモデムのデイスクラ
ンブラ回路の例で説明する。
（CCITT）の勧告V.29にある23段のシフトレジス
タを用いて構成されるデータモデムのデイスクラ
ンブラ回路の例で説明する。
このデータモデムのトレーニングパターンは予
め定められており、受信側ではこのトレーニング
パターンを用いて、受信増幅ゲインの引込み、受
信タイミングの引き込み、自動等化器の引き込
み、デイスクランブラの引き込みの順序で動作す
るものである。
め定められており、受信側ではこのトレーニング
パターンを用いて、受信増幅ゲインの引込み、受
信タイミングの引き込み、自動等化器の引き込
み、デイスクランブラの引き込みの順序で動作す
るものである。
まず送信側のスクランブラ回路の動作は、次の
ように行われる。第４図に示す23段のシフトレジ
スタ２５は、第５図のビツトパターンに示され
る「１」、「０」のパターンが設定され、送信デー
タ（SD）としてマーク１が入力される。する
と、このトレーニングパターンは送信入力に同期
し順次第５図に示されるパターンで変復調部に
入力される。ｍ＝８としてのパターンの送出が
８ビツト分完了するとデータモデムはデータ端末
（DTE）に対して送信可（CS）をオンとし、デ
ータ端末から入力される送信データ（SD）をス
クランブラ入力としてスクランブルする。
ように行われる。第４図に示す23段のシフトレジ
スタ２５は、第５図のビツトパターンに示され
る「１」、「０」のパターンが設定され、送信デー
タ（SD）としてマーク１が入力される。する
と、このトレーニングパターンは送信入力に同期
し順次第５図に示されるパターンで変復調部に
入力される。ｍ＝８としてのパターンの送出が
８ビツト分完了するとデータモデムはデータ端末
（DTE）に対して送信可（CS）をオンとし、デ
ータ端末から入力される送信データ（SD）をス
クランブラ入力としてスクランブルする。
上記送信側の第５図で示される８ビツトのパ
ターン「オール０」を受信側の照合パターンとし
て用いれば、デイスクランブラ回路のシフトレジ
スタ２６の入力側から１〜８ビツトまでに上記
で示される「オール０」パターンが第７図に示さ
れるように満ちたときに、照合一致が検出され
る。この検出により第７図に示すように、シフト
レジスタ２６に第５図に示される「オール１」
を９ビツトから23ビツト目までにセツトすれば、
スクランブラ回路のシフトレジスタ２５とデイス
クランブラ回路のシフトレジスタ２６の内容は一
致し、以後のデータは正常にデイスクランブラさ
れて出力RDに出力される。
ターン「オール０」を受信側の照合パターンとし
て用いれば、デイスクランブラ回路のシフトレジ
スタ２６の入力側から１〜８ビツトまでに上記
で示される「オール０」パターンが第７図に示さ
れるように満ちたときに、照合一致が検出され
る。この検出により第７図に示すように、シフト
レジスタ２６に第５図に示される「オール１」
を９ビツトから23ビツト目までにセツトすれば、
スクランブラ回路のシフトレジスタ２５とデイス
クランブラ回路のシフトレジスタ２６の内容は一
致し、以後のデータは正常にデイスクランブラさ
れて出力RDに出力される。
なお、第７図で「×」は「オール０」以外の状
態を示す。
態を示す。
このようにシフトレジスタ２６の第８ビツト目
までトレーニングパターンが入力されることによ
り、デイスクランブラ回路が動作するので、デイ
スクランブラの同期が迅速に行われる。
までトレーニングパターンが入力されることによ
り、デイスクランブラ回路が動作するので、デイ
スクランブラの同期が迅速に行われる。
上述のように、本発明においては、トレーニン
グパターンが全ｎ段より少ないｍ段受信された時
点で、送信側スクランブラ回路のシフトレジスタ
の内容と同じ状態に受信側のデイスクランブラ回
路のシフトレジスタの内容がセツトされるように
構成されているため、受信信号によつて受信側レ
ジスタの最終段まで満たされる以前に正常なデイ
スクランブラ信号を出力することができる。
グパターンが全ｎ段より少ないｍ段受信された時
点で、送信側スクランブラ回路のシフトレジスタ
の内容と同じ状態に受信側のデイスクランブラ回
路のシフトレジスタの内容がセツトされるように
構成されているため、受信信号によつて受信側レ
ジスタの最終段まで満たされる以前に正常なデイ
スクランブラ信号を出力することができる。
すなわち、迅速に同期できる効果がある。
第１図は従来のデイスクランブラ回路の一例を
示すブロツク図。第２図は本発明一実施例を示す
ブロツク図。第３図は実施例に使用するパターン
設定回路の各部の信号状態を示すタイムチヤー
ト。第４図は本実施例デイスクランブラ同期回路
に対応するスクランブラ回路の説明図。第５図は
スクランブラ回路のビツト状態を示すビツトパタ
ーン図。第６図は本実施例のデイスクランブラ同
期回路の説明図。第７図はデイスクランブラ回路
のビツト状態を示すビツトパターン図。 ２，９…ｎ段のシフトレジスタ、２５，２６…
23段のシフトレジスタ、１２…パターン検出回
路、１６…エネルギー検出回路、１７，１９…タ
イマ回路、２１…立上り検出回路、１００…パタ
ーン設定回路。
示すブロツク図。第２図は本発明一実施例を示す
ブロツク図。第３図は実施例に使用するパターン
設定回路の各部の信号状態を示すタイムチヤー
ト。第４図は本実施例デイスクランブラ同期回路
に対応するスクランブラ回路の説明図。第５図は
スクランブラ回路のビツト状態を示すビツトパタ
ーン図。第６図は本実施例のデイスクランブラ同
期回路の説明図。第７図はデイスクランブラ回路
のビツト状態を示すビツトパターン図。 ２，９…ｎ段のシフトレジスタ、２５，２６…
23段のシフトレジスタ、１２…パターン検出回
路、１６…エネルギー検出回路、１７，１９…タ
イマ回路、２１…立上り検出回路、１００…パタ
ーン設定回路。
Claims (1)
- 【特許請求の範囲】 １ ２値の受信信号列を入力するｎ段（ｎ：正の
整数）のシフトレジスタと、 入力信号および前記シフトレジスタの最終段お
よび１以上の任意の段の論理状態からデイスクラ
ンブラ信号を出力する論理回路と を備えたデイスクランブラ回路において、 前記シフトレジスタの初段からｍ（ｍ＜ｎなる
正の整数）段までのビツト列が特定の第１のビツ
ト列と一致したときに一致信号を出力するパター
ン検出回路と、 前記一致信号に応答して特定の第２のビツト列
を前記シフトレジスタのｍ＋１〜ｎ段に並列入力
させるパターン設定回路と を備えたことを特徴とするデイスクランブラ同期
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56042298A JPS57157656A (en) | 1981-03-25 | 1981-03-25 | Descrambler synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56042298A JPS57157656A (en) | 1981-03-25 | 1981-03-25 | Descrambler synchronizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57157656A JPS57157656A (en) | 1982-09-29 |
| JPS6254253B2 true JPS6254253B2 (ja) | 1987-11-13 |
Family
ID=12632116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56042298A Granted JPS57157656A (en) | 1981-03-25 | 1981-03-25 | Descrambler synchronizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57157656A (ja) |
-
1981
- 1981-03-25 JP JP56042298A patent/JPS57157656A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57157656A (en) | 1982-09-29 |
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