JPS6255166B2 - - Google Patents
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- Publication number
- JPS6255166B2 JPS6255166B2 JP57192027A JP19202782A JPS6255166B2 JP S6255166 B2 JPS6255166 B2 JP S6255166B2 JP 57192027 A JP57192027 A JP 57192027A JP 19202782 A JP19202782 A JP 19202782A JP S6255166 B2 JPS6255166 B2 JP S6255166B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- clock
- pulse
- pulses
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はクロツク・チエツク装置に関し、更に
詳細にいえば、データ・プロセツサの種々のサブ
システムのタイミングを同期的に制御するのに用
いられるタイミング・パルスの受信及びスキユー
をチエツクするための装置に関する。
詳細にいえば、データ・プロセツサの種々のサブ
システムのタイミングを同期的に制御するのに用
いられるタイミング・パルスの受信及びスキユー
をチエツクするための装置に関する。
このようなタイミング制御装置は通常クロツク
装置として知られており、一般には、マスタ又は
中央のクロツク発生器を含み、そして、種々の周
波数分割回路、カウンタ等の回路を介して複数の
同期信号を発生し、これらの同期信号を、デー
タ・プロセツサの種々の部分の動作を同期させる
ように分配する。
装置として知られており、一般には、マスタ又は
中央のクロツク発生器を含み、そして、種々の周
波数分割回路、カウンタ等の回路を介して複数の
同期信号を発生し、これらの同期信号を、デー
タ・プロセツサの種々の部分の動作を同期させる
ように分配する。
本発明はデータ・プロセツサ・システムに分配
されるクロツク・パルス及び関連するゲート・パ
ルスが互いに適正な関係を持つているかをチエツ
クするものである。
されるクロツク・パルス及び関連するゲート・パ
ルスが互いに適正な関係を持つているかをチエツ
クするものである。
本発明の良好な実施例においては、中央のクロ
ツク信号発生器は複数の奇数及び隅数のクロツ
ク・パルスを発生し、これらのクロツク・パルス
は同じ長さのクロツク信号線により複数の回路モ
ジユールに分配される。中央クロツク信号発生器
はクロツク・パルスと同期し且つクロツク・パル
スの中心位置と実質的に一致した中心位置を有す
る複数のゲート・パルスも発生し、これらのゲー
ト・パルスは互いに長さの異なりうる信号線によ
り論理回路モジユールに供給される。ゲート・パ
ルスは許容範囲のスキユー(パルス位置のずれ)
があつた場合でもクロツク・パルスと一致しうる
ような大きなパルス幅を有する。クロツク・パル
スとゲート・パルスは対の形でモジユールに供給
され、その各パルス対毎に、ゲート・パルスとク
ロツク・パルスが適正なシーケンスで開始し且つ
終了したかを検出する検出回路が設けられる。不
適正なシーケンスが生じたときは、その情報は走
査可能なラツチに記憶され、マシーン停止制御が
発生される。問題のあるモジユールはこのように
して供給される情報から容易に割出すことができ
る。
ツク信号発生器は複数の奇数及び隅数のクロツ
ク・パルスを発生し、これらのクロツク・パルス
は同じ長さのクロツク信号線により複数の回路モ
ジユールに分配される。中央クロツク信号発生器
はクロツク・パルスと同期し且つクロツク・パル
スの中心位置と実質的に一致した中心位置を有す
る複数のゲート・パルスも発生し、これらのゲー
ト・パルスは互いに長さの異なりうる信号線によ
り論理回路モジユールに供給される。ゲート・パ
ルスは許容範囲のスキユー(パルス位置のずれ)
があつた場合でもクロツク・パルスと一致しうる
ような大きなパルス幅を有する。クロツク・パル
スとゲート・パルスは対の形でモジユールに供給
され、その各パルス対毎に、ゲート・パルスとク
ロツク・パルスが適正なシーケンスで開始し且つ
終了したかを検出する検出回路が設けられる。不
適正なシーケンスが生じたときは、その情報は走
査可能なラツチに記憶され、マシーン停止制御が
発生される。問題のあるモジユールはこのように
して供給される情報から容易に割出すことができ
る。
本発明の目的はデータ・プロセツサ・システム
で用いるための改良されたクロツク・パルス発生
分配装置を提供することである。
で用いるための改良されたクロツク・パルス発生
分配装置を提供することである。
他の目的はクロツク・パルスのシーケンス及び
幅をチエツクするための手段を有する改良された
クロツク・パルス発生分配装置を提供することで
ある。
幅をチエツクするための手段を有する改良された
クロツク・パルス発生分配装置を提供することで
ある。
他の目的はクロツク・パルス及び関連するゲー
ト・パルスが適正に受信されたかを検出するため
の改良された回路を提供することである。
ト・パルスが適正に受信されたかを検出するため
の改良された回路を提供することである。
次に図面を参照して本発明の良好な実施例につ
いて説明する。第1図は、回路ボード1の上に、
複数の回路モジユール3を配列した構成を示して
いる。各回路モジユールは、論理回路あるいは記
憶回路を含む回路チツプを1つ以上有する。モジ
ユールは互いに相互接続されると共に、プリント
回路配線あるいは個別のワイヤ配線によつて回路
ボート1の外部の端子と相互接続される。これら
の詳細は本発明と関連しないから図示されていな
い。
いて説明する。第1図は、回路ボード1の上に、
複数の回路モジユール3を配列した構成を示して
いる。各回路モジユールは、論理回路あるいは記
憶回路を含む回路チツプを1つ以上有する。モジ
ユールは互いに相互接続されると共に、プリント
回路配線あるいは個別のワイヤ配線によつて回路
ボート1の外部の端子と相互接続される。これら
の詳細は本発明と関連しないから図示されていな
い。
回路動作のための同期信号を与えるため共通の
クロツク発生器モジユール5が設けられるが、こ
れは回路ボード1の中心位置に配置されるのが好
ましい。
クロツク発生器モジユール5が設けられるが、こ
れは回路ボード1の中心位置に配置されるのが好
ましい。
クロツク発生器5は種々のタイミング信号を発
生し、これらの信号はボート1上の夫々の回路モ
ジユール3に分配される。クロツクモジユール5
から回路モジユール3への接続線は第1図では単
一の線として示されているが、実際には複数の線
又は線対の形で設けられる。
生し、これらの信号はボート1上の夫々の回路モ
ジユール3に分配される。クロツクモジユール5
から回路モジユール3への接続線は第1図では単
一の線として示されているが、実際には複数の線
又は線対の形で設けられる。
クロツク・モジユール5から種々の回路モジユ
ール3へのタイミング信号線は2つの異なる形式
のものからなる。1つはクロツク信号線7であ
り、もう1つはゲート信号線9である。クロツク
信号線7は夫々隅数と奇数のクロツク・パルスを
運ぶ隅数と奇数のクロツク線に分けられる。
ール3へのタイミング信号線は2つの異なる形式
のものからなる。1つはクロツク信号線7であ
り、もう1つはゲート信号線9である。クロツク
信号線7は夫々隅数と奇数のクロツク・パルスを
運ぶ隅数と奇数のクロツク線に分けられる。
隅数と奇数のクロツク・パルスを運ぶクロツク
信号線7はクロツク・モジユール5から測定して
すべて同じ長さを有する。第1図のクロツク信号
線7はすべて同じ長さであり、関連するモジユー
ル3に同じ長さで届くように折り曲げて設けられ
ている。
信号線7はクロツク・モジユール5から測定して
すべて同じ長さを有する。第1図のクロツク信号
線7はすべて同じ長さであり、関連するモジユー
ル3に同じ長さで届くように折り曲げて設けられ
ている。
ゲート信号線9も隅数及び奇数のゲート信号を
運ぶ隅数及び奇数のゲート信号線に分けられ、こ
れらのゲート信号線9はモジユール5から各回路
モジユール3に与えられる。これらのゲート信号
線9は関連するモジユール3までいくぶん直線的
に走つており、従つて種々の長さを有しうる。
運ぶ隅数及び奇数のゲート信号線に分けられ、こ
れらのゲート信号線9はモジユール5から各回路
モジユール3に与えられる。これらのゲート信号
線9は関連するモジユール3までいくぶん直線的
に走つており、従つて種々の長さを有しうる。
奇数と隅数のゲート信号はクロツク・モジユー
ル5におけるリング回路によつてクロツク・パル
スと同期的に発生され、伝播時間はクロツク・モ
ジユール5から特定の回路モジユール3までの距
離に依存する。奇数と隅数のゲート信号はマス
タ・クロツク発生器の奇数と隅数のクロツク・パ
ルスによつてつくられ、従つて回路モジユールま
での伝播遅延及び介在回路によつて、奇数と隅数
のクロツク・パルス・タイミングから様々にスキ
ユーされる。
ル5におけるリング回路によつてクロツク・パル
スと同期的に発生され、伝播時間はクロツク・モ
ジユール5から特定の回路モジユール3までの距
離に依存する。奇数と隅数のゲート信号はマス
タ・クロツク発生器の奇数と隅数のクロツク・パ
ルスによつてつくられ、従つて回路モジユールま
での伝播遅延及び介在回路によつて、奇数と隅数
のクロツク・パルス・タイミングから様々にスキ
ユーされる。
各回路モジユール3は奇数のクロツク・パルス
を特定の奇数のゲート・パルスとANDし、隅数
のクロツク・パルスを特定の隅数のゲート・パル
スとANDすることによつて、それ自体の動作に
必要な特定のタイミング信号をつくる。特定のモ
ジユールにおいて必要とされるタイミング信号
は、各回路モジユールに設けられクロツク分配チ
ツプとも呼ばれる単一の多目的チツプに含まれる
回路によつてつくられる。
を特定の奇数のゲート・パルスとANDし、隅数
のクロツク・パルスを特定の隅数のゲート・パル
スとANDすることによつて、それ自体の動作に
必要な特定のタイミング信号をつくる。特定のモ
ジユールにおいて必要とされるタイミング信号
は、各回路モジユールに設けられクロツク分配チ
ツプとも呼ばれる単一の多目的チツプに含まれる
回路によつてつくられる。
第2図はクロツク・モジユール5で用いられる
タイミング信号発生部分のブロツク図である。マ
スタ・クロツク11は奇数出力線13及び隅数出
力線15に一連のパルスを発生する。これらの線
のクロツク・パルスは同じ周波数で、互い違いに
されており、また矩形波のパルスである。線13
のパルスは奇数クロツク発生器17及び奇数ゲー
ト発生器19への入力として供給される。発生器
17,19の出力は夫々OC、OGと示されてい
る。
タイミング信号発生部分のブロツク図である。マ
スタ・クロツク11は奇数出力線13及び隅数出
力線15に一連のパルスを発生する。これらの線
のクロツク・パルスは同じ周波数で、互い違いに
されており、また矩形波のパルスである。線13
のパルスは奇数クロツク発生器17及び奇数ゲー
ト発生器19への入力として供給される。発生器
17,19の出力は夫々OC、OGと示されてい
る。
線15のパルスは隅数クロツク発生器21及び
隅数ゲート発生器23の入力に供給され、これら
の発生器21,23の出力は夫々EC、EGと示さ
れている。
隅数ゲート発生器23の入力に供給され、これら
の発生器21,23の出力は夫々EC、EGと示さ
れている。
クロツク・モジユール5では奇数と隅数のクロ
ツク・パルス及びゲート・パルスの組合わせを複
数組発生することもでき、例えば1つの提案とし
て、奇数と隅数のクロツク・パルス及びゲート・
パルスの対を5組設けることもできる。
ツク・パルス及びゲート・パルスの組合わせを複
数組発生することもでき、例えば1つの提案とし
て、奇数と隅数のクロツク・パルス及びゲート・
パルスの対を5組設けることもできる。
本発明は、回路モジユール3の内部でタイミン
グ信号を適正に発生できるようにするために、ゲ
ート・パルスの受信タイミングとその持続時間を
チエツクするものである、換言すれば、特定の回
路モジユールに向けられたゲート・パルスがすべ
て受信され且つ回路モジユールにおいて発生され
るクロツク時間が単一のクロツクとしてではなく
2つの短いクロツクとして発生されたりするほど
極端にスキユーされていないかをチエツクする。
グ信号を適正に発生できるようにするために、ゲ
ート・パルスの受信タイミングとその持続時間を
チエツクするものである、換言すれば、特定の回
路モジユールに向けられたゲート・パルスがすべ
て受信され且つ回路モジユールにおいて発生され
るクロツク時間が単一のクロツクとしてではなく
2つの短いクロツクとして発生されたりするほど
極端にスキユーされていないかをチエツクする。
各回路モジユール3に設けられる各クロツク分
配チツプはそのチツプに与えられるクロツク・パ
ルス及びゲート・パルスの各対毎に1つのチエツ
ク回路を含む。
配チツプはそのチツプに与えられるクロツク・パ
ルス及びゲート・パルスの各対毎に1つのチエツ
ク回路を含む。
各パルス対毎に設けられるチエツク回路は3つ
の極性保持ラツチ及び関連するANDゲート回路
を含む。第3図は隅数のクロツク・パルス及び関
連する隅数のゲート・パルスについてチエツクを
行なうこのような回路を示している。
の極性保持ラツチ及び関連するANDゲート回路
を含む。第3図は隅数のクロツク・パルス及び関
連する隅数のゲート・パルスについてチエツクを
行なうこのような回路を示している。
チエツク許可ラツチ25はチエツク装置に対し
てゲート禁止機能を与える。このラツチの主な機
能は使用されないチエツク・ゲート・ラツチ29
にゲート禁止を与えることであるが、これは、ク
ロツク分配チツプを多目的に用いる場合は、多く
の場合、利用可能なゲートがすべて用いられるわ
けではないために必要になる。
てゲート禁止機能を与える。このラツチの主な機
能は使用されないチエツク・ゲート・ラツチ29
にゲート禁止を与えることであるが、これは、ク
ロツク分配チツプを多目的に用いる場合は、多く
の場合、利用可能なゲートがすべて用いられるわ
けではないために必要になる。
ゲート到着ラツチ27はクロツク・サイクル期
間にゲート・パルスが存在していたことを示すた
めのものである。この機能は予測されるすべての
ゲート・パルスが受信されたかを調べる初期テス
トとして使用できる。ゲート到着ラツチ27は正
常動作時には有効なゲート時間にオン(セツト)
になり、データがチエツク・ゲート・ラツチ29
に転送された後にオフ(リセツト)になる。チエ
ツク・ゲート・ラツチ29はゲート・パルスがス
キユーのために次のクロツク・パルスと重なるか
どうかを調べるチエツク・ウインドウ期間を与え
る。ゲート・パルスはこの特定のゲート・パルス
と関連する即ち対にされるクロツク時間に生じな
ければならない。ゲート到着ラツチ27の出力は
チエツク・ゲート・ラツチ29の入力に供給され
る。ラツチ29の出力はANDゲート31の1つ
の入力として供給される。ANDゲート31の他
の入力は隅数ゲート・パルスEGを運ぶ線33及
び隅数クロツク・パルスECを運ぶ線35であ
る。チエツク・ゲート29の出力はANDゲート
37の一方の入力にも供給される。ANDゲート
37の他方の入力は隅数クロツク線ECに接続さ
れる。
間にゲート・パルスが存在していたことを示すた
めのものである。この機能は予測されるすべての
ゲート・パルスが受信されたかを調べる初期テス
トとして使用できる。ゲート到着ラツチ27は正
常動作時には有効なゲート時間にオン(セツト)
になり、データがチエツク・ゲート・ラツチ29
に転送された後にオフ(リセツト)になる。チエ
ツク・ゲート・ラツチ29はゲート・パルスがス
キユーのために次のクロツク・パルスと重なるか
どうかを調べるチエツク・ウインドウ期間を与え
る。ゲート・パルスはこの特定のゲート・パルス
と関連する即ち対にされるクロツク時間に生じな
ければならない。ゲート到着ラツチ27の出力は
チエツク・ゲート・ラツチ29の入力に供給され
る。ラツチ29の出力はANDゲート31の1つ
の入力として供給される。ANDゲート31の他
の入力は隅数ゲート・パルスEGを運ぶ線33及
び隅数クロツク・パルスECを運ぶ線35であ
る。チエツク・ゲート29の出力はANDゲート
37の一方の入力にも供給される。ANDゲート
37の他方の入力は隅数クロツク線ECに接続さ
れる。
ANDゲート37の出力はゲート到着ラツチ2
7のリセツト端子Rに供給される。ラツチ27の
セツト入力SはANDゲート39の出力に接続さ
れる。ANDゲート39の入力は線EG、ECに接
続される。
7のリセツト端子Rに供給される。ラツチ27の
セツト入力SはANDゲート39の出力に接続さ
れる。ANDゲート39の入力は線EG、ECに接
続される。
ANDゲート31の出力はゲート・エラー・ラ
ツチ41に供給される。ゲート・エラー・ラツチ
41がオンのときは線43に出力信号を発生し、
タイミング・エラーを示す。ゲート・エラー・ラ
ツチ41は、チエツク・ゲート・ラツチ29のパ
ルス出力期間にゲート・パルスとクロツク・パル
スの両方が存在するならばオンになる。これはセ
ツト専用のラツチであり、一旦セツトされたなら
ば、線43にマシーン・エラーを示し、マシー
ン・チエツク質問制御回路(図示せず)によつて
リセツトされるまではこの状態を続ける。
ツチ41に供給される。ゲート・エラー・ラツチ
41がオンのときは線43に出力信号を発生し、
タイミング・エラーを示す。ゲート・エラー・ラ
ツチ41は、チエツク・ゲート・ラツチ29のパ
ルス出力期間にゲート・パルスとクロツク・パル
スの両方が存在するならばオンになる。これはセ
ツト専用のラツチであり、一旦セツトされたなら
ば、線43にマシーン・エラーを示し、マシー
ン・チエツク質問制御回路(図示せず)によつて
リセツトされるまではこの状態を続ける。
ゲート・パルスの受信を検査する場合は、すべ
てのチエツク許可ラツチ25は適当な制御回路
(図示せず)によつてオフ状態にされる。次にマ
スタ・クロツク5は所定期間例えば8クロツク周
期の間動作し、ゲート到着ラツチ27はすべての
予定のゲート・パルスが目的の回路に到着したか
を調べるために読取られる。
てのチエツク許可ラツチ25は適当な制御回路
(図示せず)によつてオフ状態にされる。次にマ
スタ・クロツク5は所定期間例えば8クロツク周
期の間動作し、ゲート到着ラツチ27はすべての
予定のゲート・パルスが目的の回路に到着したか
を調べるために読取られる。
クロツク・パルス及びゲート・パルス間の過剰
なスキユーについてのチエツクは通常のプロセツ
サ動作の期間に行なわれる。すべての予定のゲー
ト・パルスが予定の回路位置に到達したかを検査
した後に、予定のチエツク装置と関連するチエツ
ク許可ラツチ25がオンにされる。これによりス
キユーのチエツクが可能になる。マシーンはこの
とき動作モードにセツトされ、通常の処理が開始
される。ゲート・パルスが過剰なスキユーを持つ
ならば、これは検出され、マシーン・チエツク又
はアラーム状態が生じる。ゲート・エラー・ラツ
チ43を走査して読取ることにより、過剰なスキ
ユーを有する特定のゲート・パルスを識別するこ
とができる。
なスキユーについてのチエツクは通常のプロセツ
サ動作の期間に行なわれる。すべての予定のゲー
ト・パルスが予定の回路位置に到達したかを検査
した後に、予定のチエツク装置と関連するチエツ
ク許可ラツチ25がオンにされる。これによりス
キユーのチエツクが可能になる。マシーンはこの
とき動作モードにセツトされ、通常の処理が開始
される。ゲート・パルスが過剰なスキユーを持つ
ならば、これは検出され、マシーン・チエツク又
はアラーム状態が生じる。ゲート・エラー・ラツ
チ43を走査して読取ることにより、過剰なスキ
ユーを有する特定のゲート・パルスを識別するこ
とができる。
第4図は第3図の回路の種々の回路点の波形を
例示している。波形51,53は奇数と隅数のク
ロツク・パルスを示す。波形55,57,59,
61は夫々隅数及び奇数のゲート・パルスEG
1、OG1、及び隅数及び奇数のゲート・パルス
EG2、OG2を示す。これは4つのゲート・パル
スで1サイクルを構成した場合を例示しており、
各ゲート・パルスは斜線で示す正常なスキユーを
持つものとしている。
例示している。波形51,53は奇数と隅数のク
ロツク・パルスを示す。波形55,57,59,
61は夫々隅数及び奇数のゲート・パルスEG
1、OG1、及び隅数及び奇数のゲート・パルス
EG2、OG2を示す。これは4つのゲート・パル
スで1サイクルを構成した場合を例示しており、
各ゲート・パルスは斜線で示す正常なスキユーを
持つものとしている。
ゲート・パルスが波形55〜61のように正常
なスキユーを持つ場合、ゲート到着ラツチ27,
チエツク・ゲート・ラツチ29、及びゲート・エ
ラー・ラツチ41からの出力は波形63,65,
67に示されるようになる。この場合ゲート・エ
ラー・ラツチ37はオフのままである。次の波形
69は隅数ゲート・パルスEG1が関連する隅数
クロツク・パルスECに対して過剰なスキユーを
持つ場合を例示している。この場合ゲート到着ラ
ツチ27、チエツク・ゲート・ラツチ29及びゲ
ート・エラー・ラツチ41の出力は波形71,7
3,75のようになる。この場合は隅数クロツ
ク・パルスEC(波形53)、隅数ゲート・パルス
EG1(波形69)、及びチエツク・ゲート・ラツ
チ29の出力(波形73)が時間的に重なり、ゲ
ート・エラー・ラツチ41がオンになつて第3図
の線43に出力を発生し、過剰スキユー・エラー
が検出されたことを示す。
なスキユーを持つ場合、ゲート到着ラツチ27,
チエツク・ゲート・ラツチ29、及びゲート・エ
ラー・ラツチ41からの出力は波形63,65,
67に示されるようになる。この場合ゲート・エ
ラー・ラツチ37はオフのままである。次の波形
69は隅数ゲート・パルスEG1が関連する隅数
クロツク・パルスECに対して過剰なスキユーを
持つ場合を例示している。この場合ゲート到着ラ
ツチ27、チエツク・ゲート・ラツチ29及びゲ
ート・エラー・ラツチ41の出力は波形71,7
3,75のようになる。この場合は隅数クロツ
ク・パルスEC(波形53)、隅数ゲート・パルス
EG1(波形69)、及びチエツク・ゲート・ラツ
チ29の出力(波形73)が時間的に重なり、ゲ
ート・エラー・ラツチ41がオンになつて第3図
の線43に出力を発生し、過剰スキユー・エラー
が検出されたことを示す。
従つて本発明によれば、タイミング信号が予定
の回路モジユールに到着するタイミング及びシー
ケンスが適正であるかをチエツクすることができ
る。
の回路モジユールに到着するタイミング及びシー
ケンスが適正であるかをチエツクすることができ
る。
第1図は回路モジユール及びクロツク・モジユ
ールを有する、本発明と共に用いられる回路ボー
ドを示す図、第2図はタイミング信号発生回路の
ブロツク図、第3図は本発明において用いられる
タイミング信号チエツク装置を例示する図、第4
図は第3図のチエツク装置の動作波形図である。 第1図において、1……回路ボード、3……回
路モジユール、5……クロツク発生モジユール、
7……クロツク・パルス線、9……ゲート・パル
ス線。 第2図において、11……マスタ・クロツク発
生器、17……奇数クロツク・パルス発生器、2
1……隅数クロツク・パルス発生器、19……奇
数ゲート・パルス発生器、23……隅数ゲート・
パルス発生器。 第3図において、27……ゲート到着ラツチ、
29……チエツク・ゲート・ラツチ、41……ゲ
ート・エラー・ラツチ、31,37,39……
ANDゲート。
ールを有する、本発明と共に用いられる回路ボー
ドを示す図、第2図はタイミング信号発生回路の
ブロツク図、第3図は本発明において用いられる
タイミング信号チエツク装置を例示する図、第4
図は第3図のチエツク装置の動作波形図である。 第1図において、1……回路ボード、3……回
路モジユール、5……クロツク発生モジユール、
7……クロツク・パルス線、9……ゲート・パル
ス線。 第2図において、11……マスタ・クロツク発
生器、17……奇数クロツク・パルス発生器、2
1……隅数クロツク・パルス発生器、19……奇
数ゲート・パルス発生器、23……隅数ゲート・
パルス発生器。 第3図において、27……ゲート到着ラツチ、
29……チエツク・ゲート・ラツチ、41……ゲ
ート・エラー・ラツチ、31,37,39……
ANDゲート。
Claims (1)
- 1 タイミング信号発生手段からクロツク・パル
スと、前記クロツク・パルスと同期し前記クロツ
ク・パルスよりも大きなパルス幅を有し且つ前記
クロツク・パルスの中心位置と実質的一致した中
心位置を有するゲート・パルスとを発生して、前
記クロツク・パルスを同じ長さのクロツク線を介
して複数の回路素子の各々へ供給し前記ゲート・
パルスを夫々所定の長さのゲート線を介して各前
記回路素子へ供給するよう構成すると共に、各前
記回路素子に、前記クロツク・パルスと前記ゲー
ト・パルスに応答して前記クロツク・パルスに対
する前記ゲート・パルスのスキユーを調べるチエ
ツク手段を設けたことを特徴とするタイミング・
パルス分配装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/342,270 US4482819A (en) | 1982-01-25 | 1982-01-25 | Data processor system clock checking system |
| US342270 | 1982-01-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58129621A JPS58129621A (ja) | 1983-08-02 |
| JPS6255166B2 true JPS6255166B2 (ja) | 1987-11-18 |
Family
ID=23341097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192027A Granted JPS58129621A (ja) | 1982-01-25 | 1982-11-02 | タイミング・パルス分配装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4482819A (ja) |
| EP (1) | EP0085151B1 (ja) |
| JP (1) | JPS58129621A (ja) |
| DE (1) | DE3273382D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4714924A (en) * | 1985-12-30 | 1987-12-22 | Eta Systems, Inc. | Electronic clock tuning system |
| US4851995A (en) * | 1987-06-19 | 1989-07-25 | International Business Machines Corporation | Programmable variable-cycle clock circuit for skew-tolerant array processor architecture |
| US4839907A (en) * | 1988-02-26 | 1989-06-13 | American Telephone And Telegraph Company, At&T Bell Laboratories | Clock skew correction arrangement |
| US5481573A (en) * | 1992-06-26 | 1996-01-02 | International Business Machines Corporation | Synchronous clock distribution system |
| TW418329B (en) * | 1994-08-24 | 2001-01-11 | Ibm | Integrated circuit clocking technique and circuit therefor |
| US5619158A (en) * | 1995-08-18 | 1997-04-08 | International Business Machines Corp. | Hierarchical clocking system using adaptive feedback |
| US10386912B2 (en) * | 2017-01-12 | 2019-08-20 | International Business Machines Corporation | Operating pulsed latches on a variable power supply |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3745472A (en) * | 1971-07-01 | 1973-07-10 | Texas Instruments Inc | Synchronous digital system having a clock distribution system |
| US3974333A (en) * | 1975-09-24 | 1976-08-10 | Bell Telephone Laboratories, Incorporated | Adaptive synchronization system |
| US4185245A (en) * | 1978-05-15 | 1980-01-22 | International Telephone And Telegraph Corporation | Fault-tolerant clock signal distribution arrangement |
| US4163946A (en) * | 1978-06-02 | 1979-08-07 | Gte Sylvania Incorporated | Noise-immune master timing generator |
| DE2853523C2 (de) * | 1978-12-12 | 1981-10-01 | Ibm Deutschland Gmbh, 7000 Stuttgart | Dezentrale Erzeugung von Taktsteuersignalen |
| DE2853546C2 (de) * | 1978-12-12 | 1982-02-25 | Ibm Deutschland Gmbh, 7000 Stuttgart | Prüfschaltung für mindestens zwei synchron arbeitende Taktgeber |
-
1982
- 1982-01-25 US US06/342,270 patent/US4482819A/en not_active Expired - Lifetime
- 1982-11-02 JP JP57192027A patent/JPS58129621A/ja active Granted
- 1982-12-02 EP EP82111110A patent/EP0085151B1/en not_active Expired
- 1982-12-02 DE DE8282111110T patent/DE3273382D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0085151A1 (en) | 1983-08-10 |
| DE3273382D1 (en) | 1986-10-23 |
| JPS58129621A (ja) | 1983-08-02 |
| US4482819A (en) | 1984-11-13 |
| EP0085151B1 (en) | 1986-09-17 |
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