JPS625662A - Ｓｏｉ型高耐圧ｉｃ - Google Patents
Ｓｏｉ型高耐圧ｉｃInfo
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- JPS625662A JPS625662A JP60145046A JP14504685A JPS625662A JP S625662 A JPS625662 A JP S625662A JP 60145046 A JP60145046 A JP 60145046A JP 14504685 A JP14504685 A JP 14504685A JP S625662 A JPS625662 A JP S625662A
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- drain
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
- H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6727—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having source or drain regions connected to bulk conducting substrates
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子構造、。特に８１基板と絶縁分離さ
れたＳＯＩ型高耐高耐圧素子する。
れたＳＯＩ型高耐高耐圧素子する。
最近、半導体基板上に素子分離用の絶縁膜を形成し、こ
の絶縁膜上に半導体層を形成する技術の研究開発が盛ん
である。絶縁分離された半導体層内に素子を形成すれば
、素子と素子とは完全に分離されるので、寄生効果によ
る素子間の相互干渉作用防止、及び高密度ｒｃを実現で
きる。
の絶縁膜上に半導体層を形成する技術の研究開発が盛ん
である。絶縁分離された半導体層内に素子を形成すれば
、素子と素子とは完全に分離されるので、寄生効果によ
る素子間の相互干渉作用防止、及び高密度ｒｃを実現で
きる。
このような絶縁分離構造を製作する方法の１つとして５
ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｉｏｎ）
技術がある。
ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｉｏｎ）
技術がある。
このＳＯＩ技術を用いてＭＯＳ ）ランジスタを製作し
た例がアプライド・フィジクス・レターズ（Ａｐｐｌ−
Ｐｈｙｓ、１ｓｔｔ皿１９８１）に示されている。この
時の素子の断面構造図を第２図に示す、第２図において
。
た例がアプライド・フィジクス・レターズ（Ａｐｐｌ−
Ｐｈｙｓ、１ｓｔｔ皿１９８１）に示されている。この
時の素子の断面構造図を第２図に示す、第２図において
。
１はシリコン基板、２は５ｉｏ２膜（絶縁膜）、３はソ
ース、４はドレイン、５はダート酸化膜、６はダート、
７はダート電極、８は酸化膜、９はト９レイン電極、１
０はソース電極である。
ース、４はドレイン、５はダート酸化膜、６はダート、
７はダート電極、８は酸化膜、９はト９レイン電極、１
０はソース電極である。
ところで高耐圧ＩＣの場合には低濃度基板を用いるので
、特に寄生パイＩ−ラ効果を起こしやす込等の問題があ
シ、絶縁分離構造への期待が太きｂ０第３図は、 ＳＯ
Ｉ構造を用いた時のオフセットグ−ト型の高耐圧ＭＯ８
）ランジスタの断面構造を示したものである。第３図に
おいて第２図と同じ番号は同一構成要素を表わす。第３
図において、１１は高耐圧化する為に設けられたオフセ
ラ） ｆ−）領域である。
、特に寄生パイＩ−ラ効果を起こしやす込等の問題があ
シ、絶縁分離構造への期待が太きｂ０第３図は、 ＳＯ
Ｉ構造を用いた時のオフセットグ−ト型の高耐圧ＭＯ８
）ランジスタの断面構造を示したものである。第３図に
おいて第２図と同じ番号は同一構成要素を表わす。第３
図において、１１は高耐圧化する為に設けられたオフセ
ラ） ｆ−）領域である。
通常、第３図の構造のトランジスタにおいて、８１基板
１は、パックダートとして動作しないようにアース電位
に接地される。この為、絶縁膜２が薄い場合には、ドレ
イン電圧を上げた場合、図中人の丸印部における電界強
度が大きくなり、Ａ点で破壊を起こしやすく、ドレイン
耐圧が著しく低下するという間頂があった。この場合に
おいて、例えば絶縁膜２ｆ、厚く形成した場合には、ド
レイン耐圧をある程度大きくできる。しかし、厚い酸化
膜を形成する場合には、Ｓｌと８１０２との熱膨張係数
の違い、そして５ｉｏ２２形成する間に加わる応力等の
影響によシ酸化膜中にクラック等が入るなどの問題点が
生じる。
１は、パックダートとして動作しないようにアース電位
に接地される。この為、絶縁膜２が薄い場合には、ドレ
イン電圧を上げた場合、図中人の丸印部における電界強
度が大きくなり、Ａ点で破壊を起こしやすく、ドレイン
耐圧が著しく低下するという間頂があった。この場合に
おいて、例えば絶縁膜２ｆ、厚く形成した場合には、ド
レイン耐圧をある程度大きくできる。しかし、厚い酸化
膜を形成する場合には、Ｓｌと８１０２との熱膨張係数
の違い、そして５ｉｏ２２形成する間に加わる応力等の
影響によシ酸化膜中にクラック等が入るなどの問題点が
生じる。
本発明の目的は、上述の欠点を解消し、絶縁膜が薄い半
導体基板、絶縁膜、半導体層からなる絶縁分離構造を用
いても十分な高耐圧素子が実現できる絶縁分離されたＳ
ＯＩ型高耐高耐圧ＩＣ供することにある。
導体基板、絶縁膜、半導体層からなる絶縁分離構造を用
いても十分な高耐圧素子が実現できる絶縁分離されたＳ
ＯＩ型高耐高耐圧ＩＣ供することにある。
本発明は第１導電型半導体基板上に絶縁層を設け、該絶
縁層上にオフセットｒ−１−構造の高耐圧トランジスタ
素子を形成すべき半導体層を設けてなるＳＯＩ型高耐高
耐圧ＩＣりて、前記高耐圧トランジスタのドレイン拡散
層直下の前記半導体基板内に第２導電型の高濃度拡散領
域を設け、該高濃度拡散領域周辺の前記高耐圧トランジ
スタのオフセットゲート領域の範囲内に第２導電型の低
不純物濃度領域を設け、前記高濃度拡散領域とドレイン
拡散領域と１ｒ：１！気的に接続したことを特徴とする
ＳＯＩ型高耐圧ＸＣである。
縁層上にオフセットｒ−１−構造の高耐圧トランジスタ
素子を形成すべき半導体層を設けてなるＳＯＩ型高耐高
耐圧ＩＣりて、前記高耐圧トランジスタのドレイン拡散
層直下の前記半導体基板内に第２導電型の高濃度拡散領
域を設け、該高濃度拡散領域周辺の前記高耐圧トランジ
スタのオフセットゲート領域の範囲内に第２導電型の低
不純物濃度領域を設け、前記高濃度拡散領域とドレイン
拡散領域と１ｒ：１！気的に接続したことを特徴とする
ＳＯＩ型高耐圧ＸＣである。
本発明においては、素子の高電位部に対応して半導体基
板内に高濃度拡散領域が設けられる。さらにこの高濃度
拡散領域の周辺部に拡散領域と同じ導電型の低不純物濃
度の拡散領域が設けられる。
板内に高濃度拡散領域が設けられる。さらにこの高濃度
拡散領域の周辺部に拡散領域と同じ導電型の低不純物濃
度の拡散領域が設けられる。
素子の高電位はそのまま高濃度拡散領域に表われる。こ
の高濃度拡散領域の導電型は高濃度拡散領域と半導体基
板との間の接合が逆バイアスされるように選ばれる。従
って、高耐圧素子のドレイン部に高電圧゛が印加された
場合、高濃度拡散領域と基板との間に高電圧が印加され
る。この場合、基板と高濃度拡散領域との間の接合耐圧
が制限されないように基板は適当な低い濃度に選ばれる
。又低不純物濃度領域においては、不純物濃度を制御す
ることによシ、ピンチオフ電圧を変えることができる。
の高濃度拡散領域の導電型は高濃度拡散領域と半導体基
板との間の接合が逆バイアスされるように選ばれる。従
って、高耐圧素子のドレイン部に高電圧゛が印加された
場合、高濃度拡散領域と基板との間に高電圧が印加され
る。この場合、基板と高濃度拡散領域との間の接合耐圧
が制限されないように基板は適当な低い濃度に選ばれる
。又低不純物濃度領域においては、不純物濃度を制御す
ることによシ、ピンチオフ電圧を変えることができる。
この結果、低不純物濃度領域の電位は、高濃度拡散領域
の電位より低い電位（ピンチオフする電圧）に固定する
ことができる。従ってこの低不純物濃度領域は高濃度拡
散領域と基板間に電圧が印加された時、高濃度拡散領域
の表面近傍の電界集中を緩和することができる。同様に
、半導体層のノース−ドレイン間に対しても、絶縁膜を
介してドレイン電圧とト９レイン電圧より低いピンチオ
フ１！圧の異なる電圧全印加できるのでドレイン耐圧を
向上することができる。
の電位より低い電位（ピンチオフする電圧）に固定する
ことができる。従ってこの低不純物濃度領域は高濃度拡
散領域と基板間に電圧が印加された時、高濃度拡散領域
の表面近傍の電界集中を緩和することができる。同様に
、半導体層のノース−ドレイン間に対しても、絶縁膜を
介してドレイン電圧とト９レイン電圧より低いピンチオ
フ１！圧の異なる電圧全印加できるのでドレイン耐圧を
向上することができる。
以下図面を用いながら本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例であるＳＯＩ型高耐高耐圧ト
ランジスタ明する為の断面図である。第１図において、
第２図、第３図と同一番号は、同一構成要素を表す。本
実施例では、ｎチャネルを例にとシ説明する。
ランジスタ明する為の断面図である。第１図において、
第２図、第３図と同一番号は、同一構成要素を表す。本
実施例では、ｎチャネルを例にとシ説明する。
第１図において、１けシリコン基板、２はシリコン酸化
膜、３はドレイン、４はソース、５はダート酸化膜、６
はｒ−ト、８は酸化膜、９はドレイン電極、１０はソー
ス電極、１１はオフセットｙ−ト領域、１２は拡散領域
、１３は低不純物濃度の拡散領域である。ここで第１図
のＳＯＩ型のトランジスタ／ｒ！例えば次のように形成
される。
膜、３はドレイン、４はソース、５はダート酸化膜、６
はｒ−ト、８は酸化膜、９はドレイン電極、１０はソー
ス電極、１１はオフセットｙ−ト領域、１２は拡散領域
、１３は低不純物濃度の拡散領域である。ここで第１図
のＳＯＩ型のトランジスタ／ｒ！例えば次のように形成
される。
Ｐ型のシリコン基板１において、ドレイン領域３が形成
される部分に対応した領域にｎ１敗領域１２ヲ形成する
。ｎ＋拡散領域１２の周辺部に低不純物濃度のｎ″″領
域を例えばイオン注入法によシ形成する。次に絶縁膜と
してＣＶＤ法あるいは熱酸化法によりシリコン酸化膜２
を形成する。次てドレイン部とコンタクトをとる１２の
ｎ１領域上の酸（？、膜を開口する。それからＣＶＤ法
で多結晶シリコンを形成し、結晶化して半導体層とする
。その後半導体層に＆ロンをイオン注入することにより
Ｐ型の半導体層とする。さらにリンの拡散によりドレイ
ン３の領域（３）、及びソース４の領域を形成する。次
にダート酸化膜５を熱酸化法により形成した後、リンの
イオン注入法によシオフセットｒ−ト領域１１全形成す
る。次にＣＶＤ法で多結晶シリコンを形成し、ｒ−）６
とする。最後にＡｔ蒸着を行ないドレイン電極９、ソー
ス電極１０を形成する。
される部分に対応した領域にｎ１敗領域１２ヲ形成する
。ｎ＋拡散領域１２の周辺部に低不純物濃度のｎ″″領
域を例えばイオン注入法によシ形成する。次に絶縁膜と
してＣＶＤ法あるいは熱酸化法によりシリコン酸化膜２
を形成する。次てドレイン部とコンタクトをとる１２の
ｎ１領域上の酸（？、膜を開口する。それからＣＶＤ法
で多結晶シリコンを形成し、結晶化して半導体層とする
。その後半導体層に＆ロンをイオン注入することにより
Ｐ型の半導体層とする。さらにリンの拡散によりドレイ
ン３の領域（３）、及びソース４の領域を形成する。次
にダート酸化膜５を熱酸化法により形成した後、リンの
イオン注入法によシオフセットｒ−ト領域１１全形成す
る。次にＣＶＤ法で多結晶シリコンを形成し、ｒ−）６
とする。最後にＡｔ蒸着を行ないドレイン電極９、ソー
ス電極１０を形成する。
本実施例においては、基板１をパックｆｆ−トとして動
作させないようにアース電位にしている。
作させないようにアース電位にしている。
そしてドレイン領域３と高濃度拡散領域１２とを等電位
にしている。その為、ドレインに高電圧を印加すると、
アース電位にしている基板１と高濃度拡散領域１２に電
圧が印加される。
にしている。その為、ドレインに高電圧を印加すると、
アース電位にしている基板１と高濃度拡散領域１２に電
圧が印加される。
例えば低不純物濃度領域１３のイオン注入Ｐ−ズ量を１
．５刈０”／ｃｍ” 、基板濃度（馬）を１×１０１５
贋とすると一次元の簡単な計算式よシ、高濃度拡散領域
と基板のブレークダウン電圧（ＢＶ、い、及び低不純物
濃度領域のピンチオフ電圧（Ｖ、、）は次のようになる
。
．５刈０”／ｃｍ” 、基板濃度（馬）を１×１０１５
贋とすると一次元の簡単な計算式よシ、高濃度拡散領域
と基板のブレークダウン電圧（ＢＶ、い、及び低不純物
濃度領域のピンチオフ電圧（Ｖ、、）は次のようになる
。
ここでεａｔはシリコンの誘電率（１１，７’）、ε０
は真空のＳ電率（８，８５ｘ １０− ” Ｆ／７ｒ）
、ｅ は最大電界強ｒｉｔ 度（３Ｘ １０５ｖ／ｍ）、ｑは電荷量（１，６Ｘ１０
−９ｃｏｕｌｏｍｂ ）、ｘｊｄは低不純物濃度領域の
深さく３０００Ｘ）を表わす。
は真空のＳ電率（８，８５ｘ １０− ” Ｆ／７ｒ）
、ｅ は最大電界強ｒｉｔ 度（３Ｘ １０５ｖ／ｍ）、ｑは電荷量（１，６Ｘ１０
−９ｃｏｕｌｏｍｂ ）、ｘｊｄは低不純物濃度領域の
深さく３０００Ｘ）を表わす。
■、■弐て数値を代入して計算すると、ＢＶｏ、＝２９
０ｖ％Ｖ、３＝１８０Ｖとなる。このように基板の濃度
と低不純物濃度領域の濃度とを適当な値に選んだ場合、
高濃度拡散領域と基板との間にはブレークダウン電圧ま
で電圧を印加できる。又低不純物濃度領域は、ピンチオ
フ電圧以上にドレイン電圧を上げた場合でもピンチオフ
電圧に固定される。その為、低不純物濃度領域は半導体
基板内の高濃度拡散領域の表面近傍の電界集中を緩和す
ることができる。さらにソース・ドレイン間のオフセッ
トゲート層直下の半導体層に対しても酸化膜２ｆ、介し
て従来の場合のアース電位ではなくてドレイン電圧とド
レイン電圧よシ低いピンチオフ電圧を印加できるので、
ドレイン周辺部の電界を緩和できる。
０ｖ％Ｖ、３＝１８０Ｖとなる。このように基板の濃度
と低不純物濃度領域の濃度とを適当な値に選んだ場合、
高濃度拡散領域と基板との間にはブレークダウン電圧ま
で電圧を印加できる。又低不純物濃度領域は、ピンチオ
フ電圧以上にドレイン電圧を上げた場合でもピンチオフ
電圧に固定される。その為、低不純物濃度領域は半導体
基板内の高濃度拡散領域の表面近傍の電界集中を緩和す
ることができる。さらにソース・ドレイン間のオフセッ
トゲート層直下の半導体層に対しても酸化膜２ｆ、介し
て従来の場合のアース電位ではなくてドレイン電圧とド
レイン電圧よシ低いピンチオフ電圧を印加できるので、
ドレイン周辺部の電界を緩和できる。
尚、１３の低不純物濃度領域はパックチャネルが形成さ
れないようにオフセットゲート領域１１に比べ短く設計
される。
れないようにオフセットゲート領域１１に比べ短く設計
される。
以上のように本発明によればジ素子のドレイン領域直下
に設けられた半導体基板内の高濃度拡散領域とドレイン
領域とを等電位とし、従ってドレインに高電圧が印加さ
れた時、高濃度拡散領域と基板間に同じ電圧が印加され
ることになシ、その為絶縁膜上に設けられたドレイン周
辺部の半導体層においては、絶縁膜を薄くしても電界集
中を起こすことはなく、ドレイ／耐圧の高じトランジス
タが得られる。
に設けられた半導体基板内の高濃度拡散領域とドレイン
領域とを等電位とし、従ってドレインに高電圧が印加さ
れた時、高濃度拡散領域と基板間に同じ電圧が印加され
ることになシ、その為絶縁膜上に設けられたドレイン周
辺部の半導体層においては、絶縁膜を薄くしても電界集
中を起こすことはなく、ドレイ／耐圧の高じトランジス
タが得られる。
又本発明は、特別なプロセスを用いることなく通常のＩ
Ｃ７’ロセスで簡単に製造できる。このような構造のＩ
Ｃにおいては、高い耐圧を有するＳＯＩ型の高耐圧ＩＣ
が実現できる効果を有する。
Ｃ７’ロセスで簡単に製造できる。このような構造のＩ
Ｃにおいては、高い耐圧を有するＳＯＩ型の高耐圧ＩＣ
が実現できる効果を有する。
第１図は本発明によるｓｏｒ型高耐高耐圧ＩＣ１の実施
例を示す断面構造図、第２図及び第３図は、従来のＳＯ
Ｉ型高耐高耐圧ＩＣす断面構造図である。 図において１はシリコン基板、２は絶縁膜、３はドレイ
ン領域、４はソース領域、５はダート酸化膜、６は多結
晶シリコンゲート、７はｆｆ−）電極、８は酸化膜、９
はドレイン電極、１０はソース電極、１１はオフセット
ゲート領域、１２は高濃度拡散領域、１３は低不純物濃
度の拡散領域である。
例を示す断面構造図、第２図及び第３図は、従来のＳＯ
Ｉ型高耐高耐圧ＩＣす断面構造図である。 図において１はシリコン基板、２は絶縁膜、３はドレイ
ン領域、４はソース領域、５はダート酸化膜、６は多結
晶シリコンゲート、７はｆｆ−）電極、８は酸化膜、９
はドレイン電極、１０はソース電極、１１はオフセット
ゲート領域、１２は高濃度拡散領域、１３は低不純物濃
度の拡散領域である。
Claims (1)
- （１）第１導電型半導体基板上に絶縁層を設け、該絶縁
層上にオフセットゲート構造の高耐圧トランジスタ素子
を形成すべき半導体層を設けてなるＳＯＩ型高耐圧ＩＣ
において、前記高耐圧トランジスタのドレイン拡散層直
下の前記半導体基板内に第２導電型の高濃度拡散領域を
設け、該高濃度拡散領域周辺の前記高耐圧トランジスタ
のオフセットゲート領域の範囲内に第２導電型の低不純
物濃度領域を設け、前記高濃度拡散領域とドレイン拡散
領域とを電気的に接続したことを特徴とするＳＯＩ型高
耐圧ＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145046A JPS625662A (ja) | 1985-07-01 | 1985-07-01 | Ｓｏｉ型高耐圧ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145046A JPS625662A (ja) | 1985-07-01 | 1985-07-01 | Ｓｏｉ型高耐圧ｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625662A true JPS625662A (ja) | 1987-01-12 |
Family
ID=15376133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145046A Pending JPS625662A (ja) | 1985-07-01 | 1985-07-01 | Ｓｏｉ型高耐圧ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625662A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171671A (ja) * | 1986-09-24 | 1988-07-15 | エクソン リサーチ アンド エンヂニアリング コムパニー | 密にパックされたコロイド粒子の大面積・２次元配置物の製造法 |
| US5138409A (en) * | 1989-02-09 | 1992-08-11 | Fujitsu Limited | High voltage semiconductor device having silicon-on-insulator structure with reduced on-resistance |
| JPH05232515A (ja) * | 1991-09-25 | 1993-09-10 | Semiconductor Energy Lab Co Ltd | 半導体集積回路およびその作製方法 |
| EP0622850A1 (en) * | 1993-04-30 | 1994-11-02 | International Business Machines Corporation | An electrostatic discharge protect diode for silicon-on-insulator technology |
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| US6004831A (en) * | 1991-09-25 | 1999-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating a thin film semiconductor device |
| EP1231645A3 (de) * | 2001-02-12 | 2004-12-08 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Laterales Halbleiterbauelement in Dünnfilm-SOI-Technik |
-
1985
- 1985-07-01 JP JP60145046A patent/JPS625662A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171671A (ja) * | 1986-09-24 | 1988-07-15 | エクソン リサーチ アンド エンヂニアリング コムパニー | 密にパックされたコロイド粒子の大面積・２次元配置物の製造法 |
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