JPS6257190A - デイジタル信号遅延用回路装置 - Google Patents

デイジタル信号遅延用回路装置

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JPS6257190A
JPS6257190A JP61205744A JP20574486A JPS6257190A JP S6257190 A JPS6257190 A JP S6257190A JP 61205744 A JP61205744 A JP 61205744A JP 20574486 A JP20574486 A JP 20574486A JP S6257190 A JPS6257190 A JP S6257190A
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JP61205744A
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ハンス、ユルゲン、マタウシユ
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Siemens Corp
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  • Nonlinear Science (AREA)
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  • Dram (AREA)
  • Shift Register Type Memory (AREA)
  • Ultra Sonic Daignosis Equipment (AREA)
  • Networks Using Active Elements (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号の可変設定可能な遅延のため
のマトリックス状メモリ配列を有する回路装置であって
、記憶要素として、重畳する書込み／読出しサイクルを
有するそれ自体は公知の３トランジスタセルが設けられ
ており、入力データクロソクによりクロック制御され、
連続的にステップ切換可能であり、常にリセット可能で
ある１つの行選択器が設けられており、この行選択器は
選択ステップごとに位相を互いにずらされた各２つの信
号出力端を有し、これらの信号出力端はマトリックスの
行ごとに設けられているそれぞれ１つの書込み語線また
は１つの読出し語線を駆動し、列ごとに２つの分離され
たビット線、すなわち１つの書込みビット線および１つ
の読出しビット線が設けられており、これらのビット線
はそれぞれ１つの列のすべてのメモリセルと接続されて
おり、列ごとに１つの分離可能で記憶可能な増幅器が設
けられており、その入力端はそれに対応付けられている
列の読出しビット線と、またその出力端はそれに対応付
けられている列の書込みビット線と接続されており、ま
たそれに対応付けられているデータ出力端としての役割
をし、遅延すべきデータ信号に対するデータ入力端が第
１の列の書込みビット線および遅延されないデータ出力
端と接続されており、１つのリセット入力端が行選択器
の第１の要素のセット入力端と行選択器の残りの要素の
りセット入力端とに接続されている回路装置に関する。
〔従来の技術〕
この種の回路装置は特願昭６１−３７１７０号明細書で
既に提案されている。
ディジタル信号処理の分野および通信技術の分野で、デ
ィジタルデータの流れに所定の遅延を生じさせ得るさま
ざまな装置が必要とされる。所定の遅延はたとえば伝播
時間の等化のために用いられる。一定数の所望の遅延ク
ロックにおいては一般に遅延装置としてシフトレジスタ
を有する装置が用いられる。しかし、遅延が可変に設定
可能でなければならない場合には、シフトレジスタを使
用する装置では特定の問題が生ずる。
標準回路およびメモリモジュールから成る装置によりデ
ータの流れを所定のように遅延させることは公知である
。このような装置ではデータの流れの構成部分が自由に
アドレス指定可能なメモリ内に格納される。このメモリ
はデコーダにより駆動され、このデコーダは１つ（また
は複数個）のカウンタにより駆動される。その際、遅延
の継続時間はカウンタリセットパルスの間隔により定め
られる。このような自由にアドレス指定可能なメモリの
メモリセルはクロックごとに単にそれぞれ読出しまたは
書込みをされ得るので、その際にメモリを２倍のクロッ
クレートにより駆動する必要があり、もしくは２つのメ
モリユニットの間で多重化動作で往復して切換える必要
がある。この問題の前者の解決策は、最大データクロッ
ク周波数が最大メモリサイクル周波数の半分になるとい
う欠点を有する。後者の解決策は、アドレス制御および
データの再配列のための高価な論理回路を必要とする。
さらに、このような回路装置を集積回路で実現する際に
は、必要なマルチプレクサが大きな面積を占有し、また
大規模な配線が必要とされるという欠点がある。
特願昭６１−３７１７０号の発明の目的は、冒頭に述べ
た種類の回路装置において所定の可変に設定可能な遅延
を達成することができ、集積された回路装置により実現
可能であり、わずかな面積しか占有せず、また公知の回
路装置にくらべて高いデータ速度を可能にする回路装置
を提供することであった。特にこの発明の目的は、ＭＯ
３技術での集積に特に通した回路装置を提供することで
あった。この目的は、特願昭６１−３７１７０号明細嘗
の特許請求の範囲第１項に記載の回路装置により達成さ
れた。
〔発明が解決しようとする問題点〕
本発明の目的は、前記の回路装置を遅延時間の変更の可
能性に関して、また回路技術的な費用に関して改良する
ことである。
〔問題点を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第１項に
記載の回路装置により達成される。
本発明の有利な実施態様は特許請求の範囲第２項以下に
あげられている。
〔実施例〕
以下、図面ににより本発明を一層詳細に説明する。
第２図には、ディジタル信号の可変設定可能な遅延のた
めのマトリックス状メモリ配列を有する、特願昭６１−
３７１７０号による回路装置が示されており、これは本
発明による回路装置に応用可能で第１図ではメモリ装置
ＳＰと符号付けされている 図示されている回路装置は１つのデータ入力端りと、１
つのリセット入力端Ｒｅ５ｅｔと、１つのクロック制御
装置φＰを同期化する１つのクロック入力端φと、デー
タ出力端ｚｏ・・・Ｚｍとを含んでいる。さらに、段Ｐ
１・・・ｐｎを有する１つの行選択器が設けられており
、段は一列に接続されており、第１の段２口よ１つのセ
ット入力端ｉおよび信号入力端ａにより、また残りの段
Ｐ２・・・Ｐｎはそれぞれのリセット入力端〒によりリ
セット入力端Ｒｅ５ｅｔに接続されており、それぞれ１
つの信号出力端すはそれぞれ後続の段の１つの信号入力
端ａと接続されており、またそれぞれ段ごとに１つの書
込み語線ｗｓおよび１つの読出し語線ｗｌが設けられて
いる。記憶要素としてマトリックス状メモリ配列３１１
〜Ｓ　Ｉ　ｆｆ１、　　Ｓ２１”””３２　ｍ＋Ｓｎｌ
”Ｓｎｍ内に、重畳する書込み一読出しサイクルを有す
るそれ自体は公知の３トランジスタセルが設けられてい
る。連続的にステップ切換可能であり、常にリセット可
能である行選択器Ｐ１・・・Ｐｎが１つの入力データク
ロックによりクロック制御される。この行選択器は選択
ステップごとに、すなわち段ごとに、位相を互いにずら
された２つの信号出力端、すなわち書込み語線ｗｓまた
は読出し線ｗｌを有し、これらの信号出力端はマトリッ
クスの行ごとに設けられている。メモリ配列内に列ごと
に２つの分離されたビット線、すなわち１つの書込みビ
ット線ｂｓおよび１つの読出しビット線ｂｌが設けられ
ており、これらのビット線はそれぞれ１つの列のすべて
のメモリセルと接続されている。さらに、列ごとに１つ
の分離可能で記憶可能な反転増幅器Ａ１・・・Ａｍが設
けられており、その入力端ｉはそれぞれそれに対応付け
られている列の当該の読出しビット線ｂｌと、またその
出力端０はそれぞれそれに対応付けられている列の書込
みビット線ｂｓと接続されており、またそれぞれの増幅
器に対応付けられているデータ出力端Ｚ１・・・Ｚｍと
しての役割をする。遅延すべきデータ信号に対するデー
タ入力端りは第１の列の書込みビット線ｂｓと遅延され
ないデータ出力端Ｚｏとに接続されている。別のデータ
出力ｍＺ＋・・・Ｚｍは遅延されないデータ出力端Ｚ。
とくらべて、リセットパルスＲｅ５ｅｔＯ間の時間的間
隔が、遅延されないデータ出力端Ｚｏと第１の遅延′さ
れるデータ出力端ＺＩとの間に設定されるべき所要の遅
延時間に等しいように選定されるように遅延されている
。
第１図に示されているように、メモリ装置ＳＰの列を選
択するための選択装置ＡＵＳが設けられており、この選
択装置は２つの選択された隣接列の間を切換可能であり
、またこの選択装置にこれらの列を選択するための外部
の遅延時間設定データ語の一部分が供給可能である０両
隣接列の間の切換のために供給された制御信号ＳＴによ
るダイナミック切換回路が設けられており、すべての外
部の遅延時間設定データ語を供給される設定および制御
装置ＥＳＴが設けられており、この設定および制御装置
がメモリ装置ＳＰに対するリセット信号ＲＥＳＥＴおよ
び選択値ＷＡＵＳに対する制御信号ＳＴを発生し、また
この設定および制御装置に外部のリセット信号ＲＥＳＥ
Ｔがリセット入力端を介して供給され、この外部のリセ
ット信号は設定および制御装置ＥＳＴを直接的に、また
メモリ装置ＳＰを間接的にリセットするために利用され
る。メモリ装置ＳＰはデータ入力ｍＤ＋を有し、それを
介して遅延すべきデータ信号が入力可能である。選択装
置ＡＵＳはデータ出力端り。を有し、それを介して遅延
すべきデータ信号が出力可能である。選択装置ＡＵＳは
データ入力端Ｅ１・・・ＥＭでメモリ装置ＳＰのデータ
出力端Ｚ１・・・Ｚ８と接続されている。設定および制
御装置ＥＳＴはデータクロック制御されている。
選択装置ＡＵＳは第１のマルチプレクサＤｌ第２のマル
チプレクサＤ２および第３のマルチプレクサＤ３から成
る１つの装置から成り、メモリ装置ＳＰのデータ出力端
Ｚ１・・・ｚＭはそれぞれ第１のマルチプレクサＤ１の
データ入力端ＥＭ・・・ＥＭおよび第２のマルチプレク
サＤ２のデータ入力端Ｅ２・・・ＥＭと１ポジションだ
けずらして接続されており、メモリ装置ＳＰの最後のデ
ータ出°力端ＺＭは第２のマルチプレクサＤ２のデータ
入力端とは接続されておらず、またこの第２のマルチプ
レクサＤ２の第１のデータ入力端ＥＭは接続されていな
い。第１および第２のマルチプレクサＤ１、Ｄ２に対し
てそれぞれ、外部の遅延時間設定データ語の前記部分を
与えられる選択入力端ＳＴ１・・・ＳＴＭが設けられて
おり、それらにより第１および第２のマルチプレクサＤ
１、Ｄ２内でそれぞれの出力端Ａが第１のマルチプレク
サＤ１内のデータ入力端の１つ、たとえばＥ２、または
第２のマルチプレクサＤ２内のデータ入力端の１つＥ２
と接続可能である。第３のマルチプレクサＤ３は、第１
のマルチプレクサＤ１の出力端Ａに接続されている単一
のデータ入力端Ｅ１と、第２のマルチプレクサＤ２の出
力端Ａに接続されている単一のデータ入力端Ｅ２と、遅
延させられた入力データに対するデータ出力端Ｄｏを成
す出力端Ａと、単一の制御入力端ＳＴとを設けられてい
る。
設定および制御装置ＥＳＴはカウンタ２、第１のコンパ
レータＣ１１第２のコンパレータＣ２、アンド回路Ｇ１
、オア回路Ｇ２およびノア回路Ｇ３を含んでいる。カウ
ンタＺはメモリ装置ＳＰの記憶場所の数に一致する数の
カウント段を有する。
第１のコンパレータＣ１は＠能“−”を有し、それに対
して第２のコンパレータＣ２は機能“≦。
を有する。設定および制御装置ＥＳＴは外部の遅延時間
設定データ語を与えられる多数の設定入力端ｖ、、ｖ２
・・・ＶＮ、ＶＮ÷１・・・Ｖ、およびリセット入力端
ＲＥＳＥＴを有し、設定入力端は遅延時間設定データ語
の下位ビットに対する第１の群の設定入力端Ｖ１・・・
ＶＮとそれよりも上位のビットに対する第２の群の設定
入力端Ｖ、◆１・・・Ｖ。
とに分割されている。
第１の群の設定入力端ｖ１・・・ｖＮによりメモリ装置
ＳＰの１つの任意の行がコード化された形態で標識付け
され、この標識が第２のコンパレータＣ２に対する第１
の比較値として用いられ、また第１および第２の双方の
群の設定入力端により当該の行または１つの任意の列が
コード化された形態で標識付けされ、これらの標識が第
１のコンパレータＣ１に対する第１の比較値として用い
られる。第１のコンパレータＣ１はカウンタＺのデータ
出力端Ｑ　１、　Ｑ　２　”　Ｑ　Ｎ　％　Ｑ　Ｎ　＋
　ヒ＝　Ｑ　ｓに相応して多数の比較値入力端を有し、
これらの比較値入力端にカウンタＺのそのつどのカウン
ト状態に相応するカウント状態データ語が供給される。
第２のコンパレータＣ２はカウンタＺのデータ出力端の
第１の群のデータ出力端Ｑ１・・・ＱＮに相応して複数
個の比較値入力端を有し、これらの比較値入力端にその
つどのカウント状態の下位ビットに相応するカウント状
態データ語が供給される。
アンド回路Ｇ１に同じくそのつどのカウント状態の下位
ビットが相応の数の入力端を経て供給される。第１のコ
ンパレータＣＩは、オア回路Ｇ２の２つの入力端の一方
およびノア回路Ｇ３の２つの入力端め一方と接続されて
おり条件 Ｋ　１　”’　　（Ｑｔ−ＱＳ）　　＝　　（Ｖ　Ｉ”
・Ｖ　ｓ）に従って１つの出力信号を発する比較出力端
Ｋｌを有する。オア回路Ｇ２の第２の入力端はアンド回
路Ｇ１の出力端と接続されている。ノア回路Ｇ３の第２
の入力端はアンド回路Ｇ１の出力端と接続されている。
カウンタＺのリセット入力端Ｒはオア回路Ｇ２の出力信
号を与えられる。第２のコンパレータＣ２の比較出力端
に２は第３のマルチプレクサＤ３０制御入力端ＳＴと接
続されている。
第２のコンパレータＣ２は条件 に２＝　（Ｑ＋　＝ＱＳ）≦（Ｖ＋・・・Ｖｓ）に従っ
て比較出力端に２に１つの出力信号を発し、この場合に
第３のマルチプレクサＤ３の第１のデータ入力端Ｅｌは
そのデータ出力端Ｄｏと接続されている。
入力データの語幅に相応して多数のマトリックス状メモ
リ装置が設けられており、それらの書込み語線または読
出し語線が並列接続されており、またこれらのマトリッ
クス状メモリ装置に対して設けられている共通の行選択
器と接続されている（図示せず）。
【図面の簡単な説明】
第１図は第２図によるメモリ装置が含まれている本発明
による回路装置の原理図、第２図は本発明による回路装
置に応用可能であり、また本発明においてメモリ装置Ｓ
Ｐと呼ばれる特願昭６１−３７１７０号による回路装置
のブロック回路図である。 ΔＵＳ・・・選択装置、ｃ、、ｃ２・・・コンパレータ
、Ｄ１〜Ｄ３・・・マルチプレクサ、ＥＳＴ・・・設定
および制御装置、ＳＰ・・・メモリ装置、Ｚ・・・カウ
ンタ、２１〜７Ｍ・・・データ出力端。 ＩＧＩ 遅延峙聞設足チー７詩 り゛°−７上刃

Claims (1)

  1. 【特許請求の範囲】 １）ディジタル信号の可変設定可能な遅延のためのマト
    リックス状メモリ配列を有する回路装置であって、 記憶要素として、重畳する書込み／読出しサイクルを有
    するそれ自体は公知の３トランジスタセルが設けられて
    おり、 入力データクロックによりクロック制御され、連続的に
    ステップ切換可能であり、常にリセット可能である１つ
    の行選択器が設けられており、この行選択器は選択ステ
    ップごとに位相を互いにずらされた各２つの信号出力端
    を有し、これらの信号出力端はマトリックスの行ごとに
    設けられているそれぞれ１つの書込み語線または１つの
    読出し語線を駆動し、 列ごとに２つの分離されたビット線、すなわち１つの書
    込みビット線および１つの読出しビット線が設けられて
    おり、これらのビット線はそれぞれ１つの列のすべての
    メモリセルと接続されており、 列ごとに１つの分離可能で記憶可能な増幅器が設けられ
    ており、その入力端はそれに対応付けられている列の読
    出しビット線と、またその出力端はそれに対応付けられ
    ている列の書込みビット線と接続されており、またそれ
    に対応付けられているデータ出力端としての役割をし、
    遅延すべきデータ信号に対するデータ入力端が第１の列
    の書込みビット線および遅延されないデータ出力端と接
    続されており、 １つのリセット入力端が行選択器の第１の要素のセット
    入力端と行選択器の残りの要素のリセット入力端とに接
    続されている回路装置において、 メモリ装置（ＳＰ）の列を選択するための１つの選択装
    置（ＡＵＳ）が設けられており、この選択装置は２つの
    選択された隣接列の間を切換可能であり、またこの選択
    装置にこれらの列を選択するための外部の遅延時間設定
    データ語の一部分が供給可能であり、 両隣接列の間の切換のために供給された制御信号（ＳＴ
    ）による１つのダイナミック切換回路が設けられており
    、 すべての外部の遅延時間設定データ語を供給される１つ
    の設定および制御装置（ＥＳＴ）が設けられており、こ
    の設定および制御装置がメモリ装置（ＳＰ）に対するリ
    セット信号（＠ＲＥＳＥＴ＠）および選択装置（ＡＵＳ
    ）に対する制御信号（ＳＴ）を発生し、またこの設定お
    よび制御装置に外部のリセット信号（ＲＥＳＥＴ）がリ
    セット入力端を介して供給され、この外部のリセット信
    号は設定および制御装置（ＥＳＴ）を直接的に、またメ
    モリ装置（ＳＰ）を間接的にリセットするために利用さ
    れ、 メモリ装置（ＳＰ）が１つのデータ入力端（Ｄ＿ｉ）を
    有し、それを介して遅延すべきデータ信号が入力可能で
    あり、 選択装置（ＡＵＳ）が１つのデータ出力端（Ｄ＿ｏ）を
    有し、それを介して遅延されたデータ信号が出力可能で
    あり、 選択装置（ＡＵＳ）がデータ入力端（Ｅ＿１・・・Ｅ＿
    Ｍ）でメモリ装置（ＳＰ）のデータ出力端（Ｚ＿１・・
    ・Ｚ＿Ｍ）と接続されており、 設定および制御装置（ＥＳＴ）がデータクロック制御さ
    れている ことを特徴とするディジタル信号遅延用回路装置。 ２）選択装置（ＡＵＳ）が第１のマルチプレクサ（Ｄ１
    ）、第２のマルチプレクサ（Ｄ２）および第３のマルチ
    プレクサ（Ｄ３）から成る１つの装置から成り、メモリ
    装置（ＳＰ）のデータ出力端（Ｚ＿１・・・Ｚ＿Ｍ）が
    それぞれ第１のマルチプレクサ（Ｄ１）のデータ入力端
    （Ｅ＿１・・・Ｅ＿Ｍ）および第２のマルチプレクサ（
    Ｄ２）のデータ入力端（Ｅ＿２・・・Ｅ＿Ｍ）と１ポジ
    ションだけずらして接続されており、メモリ装置（ＳＰ
    ）の最後のデータ出力端（Ｚ＿Ｍ）は第２のマルチプレ
    クサ（Ｄ２）のデータ入力端の１つと接続されておらず
    、またこの第２のマルチプレクサ（Ｄ２）の第１のデー
    タ入力端（Ｅ＿１）は接続されておらず、 第１および第２のマルチプレクサ（Ｄ１、Ｄ２）に対し
    てそれぞれ、外部の遅延時間設定データ語の前記部分を
    与えられる選択入力端（ＳＴ＿１・・・ＳＴ＿Ｍ）が設
    けられており、それらにより第１および第２のマルチプ
    レクサ（Ｄ１、Ｄ２）内でそれぞれの出力端（Ａ）が第
    １のマルチプレクサ（Ｄ１）内のデータ入力端の１つ（
    たとえばＥ＿２）または第２のマルチプレクサ（Ｄ２）
    内のデータ入力端の１つ（Ｅ＿２）と接続可能であり、 第３のマルチプレクサ（Ｄ＿３）は、第１のマルチプレ
    クサ（Ｄ１）の出力端（Ａ）に接続されている単一のデ
    ータ入力端（Ｅ＿１）と、第２のマルチプレクサ（Ｄ２
    ）の出力端（Ａ）に接続されている単一のデータ入力端
    （Ｅ＿２）と、遅延させられた入力データに対するデー
    タ出力端（Ｄ＿０）を成す出力端（Ａ）と、単一の制御
    入力端（ＳＴ）とを設けられており、 設定および制御装置（ＥＳＴ）はカウンタ（Ｚ）、第１
    のコンパレータ（Ｃ＿１）、第２のコンパレータ（Ｃ＿
    ２）、アンド回路（Ｇ１）、オア回路（Ｇ２）およびノ
    ア回路（Ｇ３）を含んでおり、 カウンタ（Ｚ）はメモリ装置（ＳＰ）の記憶場所の数に
    一致する数のカウント段を有し、第１のコンパレータ（
    Ｃ＿１）は機能“＝”を有し、 第２のコンパレータ（Ｃ＿２）は機能“≦”を有し、 設定および制御装置（ＥＳＴ）は外部の遅延時間設定デ
    ータ語を与えられる多数の設定入力端（Ｖ＿１、Ｖ＿２
    ・・・Ｖ＿Ｎ、Ｖ＿Ｎ＿＋＿１・・・Ｖ＿Ｓ）および１
    つのリセット入力端（ＲＥＳＥＴ）を有し、設定入力端
    は遅延時間設定データ語の下位ビットに対する第１の群
    の設定入力端（Ｖ＿１・・・Ｖ＿Ｎ）とそれよりも上位
    のビットに対する第２の群の設定入力端（Ｖ＿Ｎ＿＋＿
    １・・・Ｖ＿Ｓ）とに分割されており、 第１の群の設定入力端（Ｖ＿１・・・Ｖ＿Ｎ）によりメ
    モリ装置（ＳＰ）の１つの任意の行がコード化された形
    態で標識付けされ、この標識が第２のコンパレータ（Ｃ
    ＿２）に対する第１の比較値として用いられ、また第１
    および第２の双方の群の設定入力端により当該の行また
    は１つの任意の列がコード化された形態で標識付けされ
    、これらの標識が第１のコンパレータ（Ｃ＿１）に対す
    る第１の比較値として用いられ、 第１のコンパレータ（Ｃ＿１）がカウンタ（Ｚ）のデー
    タ出力端（Ｑ＿１、Ｑ＿２・・・Ｑ＿Ｎ、Ｑ＿Ｎ＿＋＿
    １・・・Ｑ＿Ｓ）に相応して多数の比較値入力端を有し
    、これらの比較値入力端にカウンタ（Ｚ）のそのつどの
    カウント状態に相応するカウント状態データ語が供給さ
    れ、 第２のコンパレータ（Ｃ＿２）がカウンタ（Ｚ）のデー
    タ出力端の第１の群のデータ出力端（Ｑ＿１・・・Ｑ＿
    Ｎ）に相応して複数個の比較値入力端を有し、これらの
    比較値入力端にそのつどのカウント状態の下位ビットに
    相応するカウント状態データ語が供給され、 アンド回路（Ｇ１）に同じくそのつどのカウント状態の
    下位ビットが相応の数の入力端を経て供給され、 第１のコンパレータ（Ｃ＿１）が、オア回路（Ｇ２）の
    ２つの入力端の一方およびノア回路（Ｇ３）の２つの入
    力端の一方と接続されており条件 Ｋ１＝（Ｑ＿１・・・Ｑ＿Ｓ）＝（Ｖ＿１・・・Ｖ＿Ｓ
    ）に従って出力信号を発する比較出力端（Ｋ１）を有し
    、 オア回路（Ｇ２）の第２の入力端がアンド回路（Ｇ１）
    の出力端と接続されており、 ノア回路（Ｇ３）の第２の入力端がアンド回路（Ｇ１）
    の出力端と接続されており、 カウンタ（Ｚ）のリセット入力端（Ｒ）がオア回路（Ｇ
    ２）の出力信号を与えられ、 第２のコンパレータ（Ｃ＿２）の比較出力端（Ｋ２）が
    第３のマルチプレクサ（Ｄ＿３）の制御入力端（ＳＴ）
    と接続されており、 第２のコンパレータ（Ｃ＿２）が条件 Ｋ２＝（Ｑ＿１・・・Ｑ＿Ｓ）≦（Ｖ＿１・・・Ｖ＿Ｓ
    ）に従って比較出力端（Ｋ２）に出力信号を発し、この
    場合に第３のマルチプレクサ（Ｄ＿３）の第１のデータ
    入力端（Ｅ＿１）はそのデータ出力端（Ｄ＿０）と接続
    されている ことを特徴とする特許請求の範囲第１項記載の回路装置
    。 ３）入力データの語幅に相応して多数のマトリックス状
    メモリ装置が設けられており、それらの書込み語線また
    は読出し語線が並列接続されており、またこれらのマト
    リックス状メモリ装置に対して設けられている共通の行
    選択器と接続されており、また マトリックス状メモリ装置の各々に対して１つの選択装
    置が設けられており、これらの選択装置がこれらの選択
    装置に対して設けられている共通の設定および制御装置
    と接続されていることを特徴とする特許請求の範囲第１
    項または第２項記載の回路装置。
JP61205744A 1985-09-04 1986-09-01 デイジタル信号遅延用回路装置 Pending JPS6257190A (ja)

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