JPS6257231A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6257231A JPS6257231A JP19797685A JP19797685A JPS6257231A JP S6257231 A JPS6257231 A JP S6257231A JP 19797685 A JP19797685 A JP 19797685A JP 19797685 A JP19797685 A JP 19797685A JP S6257231 A JPS6257231 A JP S6257231A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置の製造方法に関し、特に素子間分
離領域形成後において基板の露出を防ぐ方法に関するも
のである。
離領域形成後において基板の露出を防ぐ方法に関するも
のである。
［従来の技術］
第２図は、ＭＯ８型ＬＳＩなどの素子量分１１ｉｌ領域
の形成工程における従来のＬＯＣＯ８（ｌ ｏｃａｌ
ＱＸＩｄａｔｌＯｎ ｏｆ ３１１１ａｏｎ）法を改
良した方法、すなわち改良ＬＯＣＯ８法または枠付Ｌｏ
ｃｏｓ法と呼ばれる方法の主要工程段階における状態を
示す断面図である。この方法について説明すると、まず
、第２図（Ａ）に示すように、シリコン基板１の表面上
に熱酸化法などによって第１の材料、たとえば二酸化シ
リコン（８１０２）からなる第１の膜２を形成し、その
表面上に耐酸化性の第２の材料、たとえば窒化シリコン
＜８１、Ｎ４）からなる第２のＨ３を、たとえば化学的
気相成長（ＣＶＤ ： Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
［）ｅｐｏｓ目１０ｎ）法を用いて形成し、この後
、通常の写真製版工程を経て所望の部分に感光性樹脂膜
パターン４を形成する。この後、この感光性樹脂膜パタ
ーン４をマスクとして、第２の膜３、次いで第１の膜２
にエツチングを施し、感光性樹脂膜パターン４を除去す
ると、第２図（Ｂ）に示すように、Ｓ：、Ｎ４からなる
第２の膜パターン３ａと８１０２からなる第１の膜パタ
ーン２ａとから構成される複合膜パターン５が形成され
る。ここにおいて、第１の躾パターン２ａは、後の熱酸
化時においてシリコン基板１での欠陥発生防止の役割を
果たすものである。この後、第２図（Ｃ）に示すように
、耐酸化性の第３の材料、たとえば第２の材料と同じ＜
５ｌ＝Ｎ４からなる第３の１１６を、たとえばＣＶＤ法
を用いて全表面上に形成する。この後、化学的かつ物理
的反応を利用したガスプラズマエツチング、いわゆる反
応性イオンエツチングなどを用いて、複合膜パターン５
のない部分で、シリコン基板１の表面が露出するまでエ
ツチングを施すと、反応性イオンの直進性の効果によっ
て、複合膜パターン５の側部にＳ＋、Ｎ４からなる微細
パターン６ａが形成される［第２図（Ｄ）］。この後、
酸化性雰囲気中で高部熱処理を施すと微細パターン６ａ
の耐鹸化の効果により、第２図（Ｅ）に示すように、従
来のｌ−ｏ ｃ ｏ ｓ法に比べて複合膜パターン５の
下への酸化の食い込み、いわゆるバーズ・ピークの少な
い素子間分離用８１０２膜７が形成される。この食い込
みの少ない分離領域の形成は半導体素子の集積度向上に
役立つものである。ここにおいて、素子間分離用５１０
２膜７以外の領域は、ソース、ドレイン、ゲートなどを
形成する活性領域となるべき領域である。
の形成工程における従来のＬＯＣＯ８（ｌ ｏｃａｌ
ＱＸＩｄａｔｌＯｎ ｏｆ ３１１１ａｏｎ）法を改
良した方法、すなわち改良ＬＯＣＯ８法または枠付Ｌｏ
ｃｏｓ法と呼ばれる方法の主要工程段階における状態を
示す断面図である。この方法について説明すると、まず
、第２図（Ａ）に示すように、シリコン基板１の表面上
に熱酸化法などによって第１の材料、たとえば二酸化シ
リコン（８１０２）からなる第１の膜２を形成し、その
表面上に耐酸化性の第２の材料、たとえば窒化シリコン
＜８１、Ｎ４）からなる第２のＨ３を、たとえば化学的
気相成長（ＣＶＤ ： Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
［）ｅｐｏｓ目１０ｎ）法を用いて形成し、この後
、通常の写真製版工程を経て所望の部分に感光性樹脂膜
パターン４を形成する。この後、この感光性樹脂膜パタ
ーン４をマスクとして、第２の膜３、次いで第１の膜２
にエツチングを施し、感光性樹脂膜パターン４を除去す
ると、第２図（Ｂ）に示すように、Ｓ：、Ｎ４からなる
第２の膜パターン３ａと８１０２からなる第１の膜パタ
ーン２ａとから構成される複合膜パターン５が形成され
る。ここにおいて、第１の躾パターン２ａは、後の熱酸
化時においてシリコン基板１での欠陥発生防止の役割を
果たすものである。この後、第２図（Ｃ）に示すように
、耐酸化性の第３の材料、たとえば第２の材料と同じ＜
５ｌ＝Ｎ４からなる第３の１１６を、たとえばＣＶＤ法
を用いて全表面上に形成する。この後、化学的かつ物理
的反応を利用したガスプラズマエツチング、いわゆる反
応性イオンエツチングなどを用いて、複合膜パターン５
のない部分で、シリコン基板１の表面が露出するまでエ
ツチングを施すと、反応性イオンの直進性の効果によっ
て、複合膜パターン５の側部にＳ＋、Ｎ４からなる微細
パターン６ａが形成される［第２図（Ｄ）］。この後、
酸化性雰囲気中で高部熱処理を施すと微細パターン６ａ
の耐鹸化の効果により、第２図（Ｅ）に示すように、従
来のｌ−ｏ ｃ ｏ ｓ法に比べて複合膜パターン５の
下への酸化の食い込み、いわゆるバーズ・ピークの少な
い素子間分離用８１０２膜７が形成される。この食い込
みの少ない分離領域の形成は半導体素子の集積度向上に
役立つものである。ここにおいて、素子間分離用５１０
２膜７以外の領域は、ソース、ドレイン、ゲートなどを
形成する活性領域となるべき領域である。
［発明が解決しようとする問題点］
第２図（Ａ）〜（Ｅ）で説明した従来の改良Ｌｏｃｏｓ
法では、次の工程に移る際に、不要となる耐酸化性の第
２の膜パターン３ａおよび微細パターン６ａを、たとえ
ば熱リン酸を用いて除去した段階で、第２図（Ｆ）に示
すように、微細パターン６ａのあった部分のシリコン基
板１の表面１ａのみが露出する。このことは、次の工程
でパターン形成のための感光性樹脂膜を塗布プる必要が
生じた場合に、活性領域となるべき領域の一部の表面１
ａと感光性樹脂膜とが直接接触するため、この部分が汚
染して素子特性の悪化をもたらすおそれがあるという問
題点があった。また、次の工程で活性領域となるべき領
域への不純物イオンの注入、あるいはエツチング処理を
行なった場合、表面１８下部の基板とその他の基板とで
は８１０２膜の有無により特性の異なった領域となって
しまい、これもまた素子特性の悪化をもたらすおそれが
あるという問題点があった。
法では、次の工程に移る際に、不要となる耐酸化性の第
２の膜パターン３ａおよび微細パターン６ａを、たとえ
ば熱リン酸を用いて除去した段階で、第２図（Ｆ）に示
すように、微細パターン６ａのあった部分のシリコン基
板１の表面１ａのみが露出する。このことは、次の工程
でパターン形成のための感光性樹脂膜を塗布プる必要が
生じた場合に、活性領域となるべき領域の一部の表面１
ａと感光性樹脂膜とが直接接触するため、この部分が汚
染して素子特性の悪化をもたらすおそれがあるという問
題点があった。また、次の工程で活性領域となるべき領
域への不純物イオンの注入、あるいはエツチング処理を
行なった場合、表面１８下部の基板とその他の基板とで
は８１０２膜の有無により特性の異なった領域となって
しまい、これもまた素子特性の悪化をもたらすおそれが
あるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、活性領域となるべき領域を汚染することなく
、かつ活性領域となるべき領域への種々の処理が一様に
行なえるような半導体装置の製造方法を得ることを目的
とする。
たもので、活性領域となるべき領域を汚染することなく
、かつ活性領域となるべき領域への種々の処理が一様に
行なえるような半導体装置の製造方法を得ることを目的
とする。
［問題点を解決するための手段］
この発明に係る半導体装置の製造方法は、従来の半導体
装置の製造方法において、耐酸化性の第２の膜パターン
および微細パターンを除去して該微細パターンのあった
部分の基板に活性領域となるべき領域を形成した後、微
細パターンのあった部分の基板の表面上に露出防止膜を
形成する方法である。
装置の製造方法において、耐酸化性の第２の膜パターン
および微細パターンを除去して該微細パターンのあった
部分の基板に活性領域となるべき領域を形成した後、微
細パターンのあった部分の基板の表面上に露出防止膜を
形成する方法である。
［作用］
この発明においては、微細パターンのあった部分の基板
の表面上に露出防止膜を形成することによって、基板の
表面が露出することがないようにする。
の表面上に露出防止膜を形成することによって、基板の
表面が露出することがないようにする。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１図は、この発明の実施例である半導体装置−〇−
の製造方法の主要工程段階における状態を示す断面図で
ある。この製造方法について説明すると、従来の製造方
法により第１図（Ａ）〜（Ｅ）の工程を経た後、第２の
膜パターン３ａおよび微細パターン６ａを除去すると、
第１図（Ａ＞に示すようにシリコン基板１の一部の表面
１ａが露出した状態となる。この後、たとえば酸化性雰
囲気中で高温熱処理を施し、第１図（Ｂ）に示すように
シリコン基板１の表面１ａ上に８１０２！１０８を形成
する。ここにおいて、第１の膜パターン２ａおよび素子
間分離用８１０２１１７は膜厚が琴くなり、それぞれ第
１の膜パターン２ｂおよび素子間分離用Ｓｔ Ｏ２摸７
ａとなる。このように３＋ｏ２１８を形成することによ
って、次の工程でパターン形成のための感光性樹脂膜の
塗布が可能となり、また活性領域となるべき領域への不
純物イオンの注入、あるいはエツチング処理を行なう際
にも特性の一様性を向上させることができる。
ある。この製造方法について説明すると、従来の製造方
法により第１図（Ａ）〜（Ｅ）の工程を経た後、第２の
膜パターン３ａおよび微細パターン６ａを除去すると、
第１図（Ａ＞に示すようにシリコン基板１の一部の表面
１ａが露出した状態となる。この後、たとえば酸化性雰
囲気中で高温熱処理を施し、第１図（Ｂ）に示すように
シリコン基板１の表面１ａ上に８１０２！１０８を形成
する。ここにおいて、第１の膜パターン２ａおよび素子
間分離用８１０２１１７は膜厚が琴くなり、それぞれ第
１の膜パターン２ｂおよび素子間分離用Ｓｔ Ｏ２摸７
ａとなる。このように３＋ｏ２１８を形成することによ
って、次の工程でパターン形成のための感光性樹脂膜の
塗布が可能となり、また活性領域となるべき領域への不
純物イオンの注入、あるいはエツチング処理を行なう際
にも特性の一様性を向上させることができる。
また、上記のような処理の後、活性領域となるべきｒａ
ｍにゲート部を形成する際には、第１図（Ｃ）に示すよ
うに、第１の膜パターン２ｂおよび５１０２１１Ｉ８を
除去してシリコン基板１の表面１ｂを露出づる。このと
き、素子間分離用８１０２膜７ａは、その膜厚が薄くな
って素子間分離用Ｓｉ ０２１！４７ｂのようになる。
ｍにゲート部を形成する際には、第１図（Ｃ）に示すよ
うに、第１の膜パターン２ｂおよび５１０２１１Ｉ８を
除去してシリコン基板１の表面１ｂを露出づる。このと
き、素子間分離用８１０２膜７ａは、その膜厚が薄くな
って素子間分離用Ｓｉ ０２１！４７ｂのようになる。
この後、第１図（Ｄ）に示すように、再び５１０２１１
４などのグー１−用絶縁膜９をシリコン基板１の表面上
および素子間分離用５１０２躾７ｂの表面上に形成し、
たとえば多結晶シリコンからなるゲート１ｔｌｆｌ用金
属膜１０をゲート用絶縁膜９の表面上に形成する。
４などのグー１−用絶縁膜９をシリコン基板１の表面上
および素子間分離用５１０２躾７ｂの表面上に形成し、
たとえば多結晶シリコンからなるゲート１ｔｌｆｌ用金
属膜１０をゲート用絶縁膜９の表面上に形成する。
この後、通常の写真製版工程を軽でグー１〜電極用金属
ＩＩ １０ 、ゲー［−用絶縁映９にエツチングを施す
と、第１図（Ｅ）に示ｎ Ｊ：うに、グー１〜用絶縁談
パターン９ａとゲー１− ［ｉ極用金属膜パターン１０
ａとから構成されるゲート部１１が形成される。
ＩＩ １０ 、ゲー［−用絶縁映９にエツチングを施す
と、第１図（Ｅ）に示ｎ Ｊ：うに、グー１〜用絶縁談
パターン９ａとゲー１− ［ｉ極用金属膜パターン１０
ａとから構成されるゲート部１１が形成される。
ここにおいて、シリコン基板１の表面１ａ上への８１０
２１１１８の形成およびその除去により、素子間分離用
５１０２１１７形成時に発生すると考えられる表面１ａ
での結晶欠陥を取り除くことができるという副次的な効
果も期待できる。
２１１１８の形成およびその除去により、素子間分離用
５１０２１１７形成時に発生すると考えられる表面１ａ
での結晶欠陥を取り除くことができるという副次的な効
果も期待できる。
なお、上記実施例では、酸化雰囲気中でシリコン基板１
を高温熱処理することによって５１０２膜８を形成する
場合について示したが、結晶欠陥の除去という副次的効
果をより後の工程で期待するとすれば、このＳｔ ０２
１Ｉ！ｓをＣＶＤ法などにより形成してもよく、この場
合にも上記実施例と同様の効果を秦する。
を高温熱処理することによって５１０２膜８を形成する
場合について示したが、結晶欠陥の除去という副次的効
果をより後の工程で期待するとすれば、このＳｔ ０２
１Ｉ！ｓをＣＶＤ法などにより形成してもよく、この場
合にも上記実施例と同様の効果を秦する。
［発明の効果］
以上のようにこの発明によれば、従来の半導体装置の製
造方法において、第２の膜パターンおよび微細バ々−ン
を除去して該微細パターンのあった部分の基板に活性領
域となるべき領域を形成した優、この微細パターンのあ
った部分の基板の表面上に露出防止膜を形成するように
したので、活性領域となるべき領域の基板の表面が露出
することがなくなる。このため、次の工程において、活
性領域となるべき領域を汚染することなく、かつ活性領
域となるべきｆｌｊ埴への稽々の処理が一様に行なえる
ような半導体装置の製造方法を得ることができる。
造方法において、第２の膜パターンおよび微細バ々−ン
を除去して該微細パターンのあった部分の基板に活性領
域となるべき領域を形成した優、この微細パターンのあ
った部分の基板の表面上に露出防止膜を形成するように
したので、活性領域となるべき領域の基板の表面が露出
することがなくなる。このため、次の工程において、活
性領域となるべき領域を汚染することなく、かつ活性領
域となるべきｆｌｊ埴への稽々の処理が一様に行なえる
ような半導体装置の製造方法を得ることができる。
第１図は、この発明の実施例である半導体装置の製造方
法の主要工程段階における状態を示す断面図である。 第２図は、従来の改良ＬＯＣＯ８法または枠付ＬＯＣＯ
８法の主要工程段階における状態を示寸断面図である。 図において、１は基板、１ａ、１ｂは表面、２は第１の
膜、２ａ、２ｂは第１の膜パターン、３は第２の膜、３
ａは第２の膜パターン、４ｔよ感光性樹脂膜パターン、
５は複合膜パターン、６は第３の股、６ａは微細パター
ン、７．７ａ 、７ｂは素子間分離用Ｓ１０□膜、８は
８１０２膜、９はゲート用絶縁膜、９ａはゲー：〜用絶
縁膜パターン、１０はゲート電極用金属膜、１０ａはゲ
ート電極用金属膜パターン、１１はゲート部である。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 大 着 ｔ１１ｍ第１図 第２１ ａｌａ７ □−ニーｆ圭
法の主要工程段階における状態を示す断面図である。 第２図は、従来の改良ＬＯＣＯ８法または枠付ＬＯＣＯ
８法の主要工程段階における状態を示寸断面図である。 図において、１は基板、１ａ、１ｂは表面、２は第１の
膜、２ａ、２ｂは第１の膜パターン、３は第２の膜、３
ａは第２の膜パターン、４ｔよ感光性樹脂膜パターン、
５は複合膜パターン、６は第３の股、６ａは微細パター
ン、７．７ａ 、７ｂは素子間分離用Ｓ１０□膜、８は
８１０２膜、９はゲート用絶縁膜、９ａはゲー：〜用絶
縁膜パターン、１０はゲート電極用金属膜、１０ａはゲ
ート電極用金属膜パターン、１１はゲート部である。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 大 着 ｔ１１ｍ第１図 第２１ ａｌａ７ □−ニーｆ圭
Claims (2)
- （１）基板の表面上に、第１の材料からなる第１の膜パ
ターンとその表面上に重ねて形成される耐酸化性の第２
の材料からなる第２の膜パターンとで構成される複合膜
パターンを形成し、この後、前記複合膜パターンの側部
の前記基板の表面上に耐酸化性の第３の材料からなる微
細パターンを形成し、この後、前記基板に熱酸化処理を
施して、前記複合膜パターンおよび前記微細パターン以
外の領域の前記基板の表面上に素子間分離用絶縁膜を形
成し、この後、前記第２の膜パターンおよび前記微細パ
ターンを除去して該微細パターンのあつた部分の前記基
板に活性領域となるべき領域を形成する半導体装置の製
造方法において、前記微細パターンのあつた部分の前記
基板の表面上に露出防止膜を形成することを特徴とする
半導体装置の製造方法。 - （２）前記基板はシリコン基板であり、 前記第１の材料は二酸化シリコンであり、 前記第２の材料および第３の材料は窒化シリコンであり
、 前記露出防止膜は二酸化シリコン膜である特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19797685A JPS6257231A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19797685A JPS6257231A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257231A true JPS6257231A (ja) | 1987-03-12 |
Family
ID=16383447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19797685A Pending JPS6257231A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257231A (ja) |
-
1985
- 1985-09-06 JP JP19797685A patent/JPS6257231A/ja active Pending
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