JPS6257254A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6257254A JPS6257254A JP19583385A JP19583385A JPS6257254A JP S6257254 A JPS6257254 A JP S6257254A JP 19583385 A JP19583385 A JP 19583385A JP 19583385 A JP19583385 A JP 19583385A JP S6257254 A JPS6257254 A JP S6257254A
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- Japan
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- film
- gate
- composition
- type
- gaas
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はショットキバリヤを用いた電界効果型トランジ
スタの構造に係り、特にバリヤの高さを制御するのに好
適な製造方法に関する。さらに高周波集積回路素子への
適用、光集積回路素子への適用に関する。
スタの構造に係り、特にバリヤの高さを制御するのに好
適な製造方法に関する。さらに高周波集積回路素子への
適用、光集積回路素子への適用に関する。
ＳｉやＧａＡｓに対して、ショク１−キバリヤ電界効果
型トランジスタ（ＭＨ８ＦＥ！Ｔ）の特性は、ゲートを
構成するジョツキ接合の性質、殊にその障壁高さく１） に影響される。伝達コンダクタンスを大きくして、ドレ
イン電流を高め、高周波高速動作特性を向上させるため
には、障華高さが高い程望ましい。また同一基板上にエ
ンハンスメント型とディプリーション型を混在させるＥ
／Ｄ構成の回路では、従来は活性層の厚さを制御する方
法に頼っており、素子特性の再現性の点で難があった。
型トランジスタ（ＭＨ８ＦＥ！Ｔ）の特性は、ゲートを
構成するジョツキ接合の性質、殊にその障壁高さく１） に影響される。伝達コンダクタンスを大きくして、ドレ
イン電流を高め、高周波高速動作特性を向上させるため
には、障華高さが高い程望ましい。また同一基板上にエ
ンハンスメント型とディプリーション型を混在させるＥ
／Ｄ構成の回路では、従来は活性層の厚さを制御する方
法に頼っており、素子特性の再現性の点で難があった。
ＴｉＮ薄膜を用いてバリアの高さを調整するものとして
、スイン・ソリッド・フイルムズ［Ｔｈ１ｎ ５ｏｌｉ
ｄ Ｆｉ１ｍｓ］９３ （１９８２）３９７−４０５に
記載のものがある。
、スイン・ソリッド・フイルムズ［Ｔｈ１ｎ ５ｏｌｉ
ｄ Ｆｉ１ｍｓ］９３ （１９８２）３９７−４０５に
記載のものがある。
本発明の目的は、Ｔｉの酸化膜、窒化膜の組成を制御し
て、ＧａＡｓやＳｉの基板上に形成してショットキ接合
の障壁高さを広範囲に制御し、高伝達コンダクタンスを
有する素子やＥ／Ｄ型回路素子、あるいは従来（ＥａＡ
ｓでは困難であったコンプリメンタリ型回路素子を容易
に実現できる方法を提供することにある。
て、ＧａＡｓやＳｉの基板上に形成してショットキ接合
の障壁高さを広範囲に制御し、高伝達コンダクタンスを
有する素子やＥ／Ｄ型回路素子、あるいは従来（ＥａＡ
ｓでは困難であったコンプリメンタリ型回路素子を容易
に実現できる方法を提供することにある。
Ｔｉの酸化膜や窒化膜およびその複合膜はその組成比を
制御することで、１０−４から１０Ｉｌ Ω・ωまで膜
の比抵抗が変化する。この比抵抗の異なる膜と半導体基
板の間で形成されるショットキ接合の障壁高さは相関関
係を有し、膜の比抵抗の制御により障壁高さの制御が可
能になる。Ｅ／ｒｌ型回路楕成では、Ｅ型ゲートには高
抵抗の、Ｄ型ゲートには低抵抗の膜を用い、従来の活性
層の厚さの微妙な制御に伴なう困跋さを排除した。
制御することで、１０−４から１０Ｉｌ Ω・ωまで膜
の比抵抗が変化する。この比抵抗の異なる膜と半導体基
板の間で形成されるショットキ接合の障壁高さは相関関
係を有し、膜の比抵抗の制御により障壁高さの制御が可
能になる。Ｅ／ｒｌ型回路楕成では、Ｅ型ゲートには高
抵抗の、Ｄ型ゲートには低抵抗の膜を用い、従来の活性
層の厚さの微妙な制御に伴なう困跋さを排除した。
以下、本発明の実施例について説明する。
［実施例１］
第１図の（ａ）は、Ｔｉ、Ｏ，Ｎの複合膜の組成ど膜の
比抵抗の関係を示している。複合膜は、たとえばプレー
ナ型マグネ１−ロンスパッタ装置を用い、膜の組成は高
周波電力、０゜ガス、Ｎ２ガスの圧力、基板温度により
制御する。この膜をキャリヤ濃度が１． 、５ Ｘ １
． Ｏ”ａｎ−”のｎ型ＧａＡｓ上に形成したときの障
壁高さと膜の組成との相関を示したものが第１図の（ｂ
）である。
比抵抗の関係を示している。複合膜は、たとえばプレー
ナ型マグネ１−ロンスパッタ装置を用い、膜の組成は高
周波電力、０゜ガス、Ｎ２ガスの圧力、基板温度により
制御する。この膜をキャリヤ濃度が１． 、５ Ｘ １
． Ｏ”ａｎ−”のｎ型ＧａＡｓ上に形成したときの障
壁高さと膜の組成との相関を示したものが第１図の（ｂ
）である。
この膜を用いたＥ ／ ｒ）構造の実施例を第２図に示
した。半絶縁性ＧａＡｓ基板１の上に活性層２を形成す
る。活性層の形成法はエピタキシャル成長法かイオン打
込み法のいずれでもよいが、この厚さは通常０．２ μ
ｍ程度に設定される。表面にオーム性電極３，４を形成
して、それぞれソース３゜ドレイン４とする。Ｅ型ＦＥ
Ｔのゲートとして０２の分圧が１０％の状態で形成した
ＴｊＯｘＮｖ膜５を、またＤ型ゲートとして０２分圧０
．５ ％で形成したＴｊＯｘＮｖ膜６を用いる。その
上部に配線電極７として、通常Ａ悲を重ねて形成する。
した。半絶縁性ＧａＡｓ基板１の上に活性層２を形成す
る。活性層の形成法はエピタキシャル成長法かイオン打
込み法のいずれでもよいが、この厚さは通常０．２ μ
ｍ程度に設定される。表面にオーム性電極３，４を形成
して、それぞれソース３゜ドレイン４とする。Ｅ型ＦＥ
Ｔのゲートとして０２の分圧が１０％の状態で形成した
ＴｊＯｘＮｖ膜５を、またＤ型ゲートとして０２分圧０
．５ ％で形成したＴｊＯｘＮｖ膜６を用いる。その
上部に配線電極７として、通常Ａ悲を重ねて形成する。
ショットキ電極５，６は抵抗値が高いので、ショットキ
特性に大きな影響を与えない程度に薄くする必要があり
、１、 Ｏ０〜１０００人が適当である。Ｅ型Ｆ’ Ｅ
Ｔ”の空乏層８は活性層を突抜けており、ピンチオフ
状態になっている。Ｄ型ＦＥＴの空乏層９はショットキ
障壁が低いため幅が小さい。従来は、Ｅ型、Ｄ型に対し
て活性層の厚さを変えていたが、１００人程０の厚さ制
御が必要となり、閾値のばらつきを抑えることが極めて
困難であったが、本発明により再現性よく閾値の制御が
できるようになった。
特性に大きな影響を与えない程度に薄くする必要があり
、１、 Ｏ０〜１０００人が適当である。Ｅ型Ｆ’ Ｅ
Ｔ”の空乏層８は活性層を突抜けており、ピンチオフ
状態になっている。Ｄ型ＦＥＴの空乏層９はショットキ
障壁が低いため幅が小さい。従来は、Ｅ型、Ｄ型に対し
て活性層の厚さを変えていたが、１００人程０の厚さ制
御が必要となり、閾値のばらつきを抑えることが極めて
困難であったが、本発明により再現性よく閾値の制御が
できるようになった。
［実施例２］
ショットキゲートＦＥＴの素子としての耐圧はゲートと
ドレイン間のアバランシェ破壊で規定されることが多い
。殊に、動作時にゲートのドレインにもつとも接近した
端部に、電界集中が生じることがわかっている。この電
界陳中を緩和する素子構造の実施例を図３に示す。半絶
縁性ＧａＡｓ基板２１上に活性層２２を形成し、ソース
電極２３゜ドレイン電極２４．ゲート電極２５を設ける
。この場合、ゲート電極には通常の金属電極を用いてい
る。引き続いて、その表面にＴｉＯ，Ｎ、の複合膜２６
を形成する。この膜の比抵抗は低すぎるとゲートとドレ
イン間のリーク電流の原因となるため、半絶縁性（たと
えば１０４Ω・０１１以上）になるように組成を選定す
る。通常のＦＥＴの動作時には、ゲー！へ、ドレイン間
の電気線２７は図のようにゲートのドレインに近接した
端部に集中し、電界強度の増加をもたらし、絶縁破壊の
主因となっている。ゲートとドレイン電極 膜が存在する場合には、電気力線の一部２８は導電膜を
通してゲートに終端するため、ゲート端部での電界の集
中は緩和され、ゲート耐圧が大幅に増加する。さらにこ
の半絶縁性導電膜は素子の活性領域のパッシベーション
膜としても作用し、信頼性を飛躍的に向上させることが
可能になった。
ドレイン間のアバランシェ破壊で規定されることが多い
。殊に、動作時にゲートのドレインにもつとも接近した
端部に、電界集中が生じることがわかっている。この電
界陳中を緩和する素子構造の実施例を図３に示す。半絶
縁性ＧａＡｓ基板２１上に活性層２２を形成し、ソース
電極２３゜ドレイン電極２４．ゲート電極２５を設ける
。この場合、ゲート電極には通常の金属電極を用いてい
る。引き続いて、その表面にＴｉＯ，Ｎ、の複合膜２６
を形成する。この膜の比抵抗は低すぎるとゲートとドレ
イン間のリーク電流の原因となるため、半絶縁性（たと
えば１０４Ω・０１１以上）になるように組成を選定す
る。通常のＦＥＴの動作時には、ゲー！へ、ドレイン間
の電気線２７は図のようにゲートのドレインに近接した
端部に集中し、電界強度の増加をもたらし、絶縁破壊の
主因となっている。ゲートとドレイン電極 膜が存在する場合には、電気力線の一部２８は導電膜を
通してゲートに終端するため、ゲート端部での電界の集
中は緩和され、ゲート耐圧が大幅に増加する。さらにこ
の半絶縁性導電膜は素子の活性領域のパッシベーション
膜としても作用し、信頼性を飛躍的に向上させることが
可能になった。
［実施例３］
本実施例では、集積回路の受動素子への適用例を示す。
第４図のＧａＡｓ基板３１上にＡＵ電極３２および３３
を形成し、表面に低抵抗導電性Ｔｉ、ＯＪｖ膜３４を形
成する。比抵抗は１Ω・■になるように組成を選ぶ。次
に比抵抗が１０″ Ω・■以上の半絶縁性［３５を引続
き形成する。その−Ｌ部の一部にＡＱ電極３６を設ける
。集積回路の抵抗素子は電極３２と電極３３の間で、容
量素子は電極３３と電極３６の間で実現できる。なお絶
縁性ＴｉＯ□膜は比誘電率が５０以上と大きいので、Ｇ
ａＡｓ基板上にマイクロストリップ伝送線路を形成する
際の誘電体として適しており、超高周波モノリシック集
積回路の小型化に不可欠な材料を提供する。
を形成し、表面に低抵抗導電性Ｔｉ、ＯＪｖ膜３４を形
成する。比抵抗は１Ω・■になるように組成を選ぶ。次
に比抵抗が１０″ Ω・■以上の半絶縁性［３５を引続
き形成する。その−Ｌ部の一部にＡＱ電極３６を設ける
。集積回路の抵抗素子は電極３２と電極３３の間で、容
量素子は電極３３と電極３６の間で実現できる。なお絶
縁性ＴｉＯ□膜は比誘電率が５０以上と大きいので、Ｇ
ａＡｓ基板上にマイクロストリップ伝送線路を形成する
際の誘電体として適しており、超高周波モノリシック集
積回路の小型化に不可欠な材料を提供する。
［実施例４］
第５図の半絶縁性ＧａＡｓ基板４１の表面の一部領域に
ドライエツチング手法で四部４２を設ける。
ドライエツチング手法で四部４２を設ける。
引き続き導電性ＴｊＯ８ＮＹ４３を形成して四部を埋め
る。埋め込み層の屈折率が側部のＧａＡｓのそれよりも
大きくなるように、膜の組成を選ぶ。この埋め込み層を
光の導波路として用いる場合、たとえば１．５ μｍの
波長光に対してはＴｊ（＋、ＮＹの組成は、膜形成時の
０２分圧が５％以下になるように選ぶ。
る。埋め込み層の屈折率が側部のＧａＡｓのそれよりも
大きくなるように、膜の組成を選ぶ。この埋め込み層を
光の導波路として用いる場合、たとえば１．５ μｍの
波長光に対してはＴｊ（＋、ＮＹの組成は、膜形成時の
０２分圧が５％以下になるように選ぶ。
四部の幅と深さは、半波長程度が望ましい。第６図はこ
の一変形で、第５図に示した構造の表面に、埋め込み層
に直交してストライプ状のＡＱ電極５１および５２を設
ける。埋め込み層への入射光５３に対する出射光５４の
強度は、電極５１と電極５２間に加えられる直流電界お
よび高周波電界により変化し、変調作用を呈した。
の一変形で、第５図に示した構造の表面に、埋め込み層
に直交してストライプ状のＡＱ電極５１および５２を設
ける。埋め込み層への入射光５３に対する出射光５４の
強度は、電極５１と電極５２間に加えられる直流電界お
よび高周波電界により変化し、変調作用を呈した。
以上述べてきたように、本発明によれば、Ｔ ｉ 。
０、Ｎから成る混合膜の組成を制御することにより、比
抵抗が１０−４Ω・ｌから１−０３Ω・国まで広範囲に
制御できる導電性膜や半絶縁性膜が容易に得られるよう
になった。この膜をショットキ接合に用いると、障壁高
さが膜の組成で制御できるため、ＦＥＴの閾値制御が容
易になり、同一チップ上に閾値の異なった多数のＦＥＴ
から成る集積回路プロセスとして有用である。また、こ
の半絶縁性膜をパッシベーション膜として用いることに
より、ＦＥＴの耐圧特性が向上した。たとえば、通常の
構造で６ｖのゲート耐圧は、１５Ｖ以上に増加した。さ
らにこの膜を光導路として用いることにより、光電子集
積回路、伝送線路として用いることにより超高周波モノ
リシック集積回路の実現に多大の寄与を成す効果が見ら
れた。
抵抗が１０−４Ω・ｌから１−０３Ω・国まで広範囲に
制御できる導電性膜や半絶縁性膜が容易に得られるよう
になった。この膜をショットキ接合に用いると、障壁高
さが膜の組成で制御できるため、ＦＥＴの閾値制御が容
易になり、同一チップ上に閾値の異なった多数のＦＥＴ
から成る集積回路プロセスとして有用である。また、こ
の半絶縁性膜をパッシベーション膜として用いることに
より、ＦＥＴの耐圧特性が向上した。たとえば、通常の
構造で６ｖのゲート耐圧は、１５Ｖ以上に増加した。さ
らにこの膜を光導路として用いることにより、光電子集
積回路、伝送線路として用いることにより超高周波モノ
リシック集積回路の実現に多大の寄与を成す効果が見ら
れた。
以上述べてきのは、ＧａＡｓ半導体への適用を例にとっ
てきたが、Ｓｉなど他の半導体へ適用しても充分効果の
得られることは言うまでもない。
てきたが、Ｓｉなど他の半導体へ適用しても充分効果の
得られることは言うまでもない。
第１図はＴｊＯｘＮｖ膜の０２とＮ２ の混合比と膜の
比抵抗およびＧａＡｓショットキ接合障壁高さとの相関
を示す図、第２図はＥ／Ｄ回路素子の断面構造図、第３
図は高耐圧化ＦＥＴゲートの断面構造図。 第４図は抵抗、容置素子の断面構造図、第５図は光導波
路の断面図、第６図は変調光導波路の概念図である。 １・・・半絶縁性ＧａＡｓ、２・・・活性層、３・・・
ソース、４・・・ドレイン、５，６・・・ＴｉＯ，Ｎｖ
膜、７・・・ゲート電極、２１・・・半絶縁性ＧａＡｓ
、２２・・・活性層、２３・・・ソース、２４・・・ド
レイン、２５・・・ゲート、２６・・・ＴｉＯ，Ｎｖ膜
、２７．２８−・・電気力線、３ ］−−ＧａＡｓ、３
２．３３．３６・・・電極、３４・・・導電性膜、３５
・・・絶縁性膜、４１・・・ＧａＡｓ、４２・・・凹型
孔、４３・・・埋め込み層、５１．．５２・・・変調電
極、５３・・・入射光、５４・・・出射光。
比抵抗およびＧａＡｓショットキ接合障壁高さとの相関
を示す図、第２図はＥ／Ｄ回路素子の断面構造図、第３
図は高耐圧化ＦＥＴゲートの断面構造図。 第４図は抵抗、容置素子の断面構造図、第５図は光導波
路の断面図、第６図は変調光導波路の概念図である。 １・・・半絶縁性ＧａＡｓ、２・・・活性層、３・・・
ソース、４・・・ドレイン、５，６・・・ＴｉＯ，Ｎｖ
膜、７・・・ゲート電極、２１・・・半絶縁性ＧａＡｓ
、２２・・・活性層、２３・・・ソース、２４・・・ド
レイン、２５・・・ゲート、２６・・・ＴｉＯ，Ｎｖ膜
、２７．２８−・・電気力線、３ ］−−ＧａＡｓ、３
２．３３．３６・・・電極、３４・・・導電性膜、３５
・・・絶縁性膜、４１・・・ＧａＡｓ、４２・・・凹型
孔、４３・・・埋め込み層、５１．．５２・・・変調電
極、５３・・・入射光、５４・・・出射光。
Claims (1)
- １、Ｔｉ、Ｏ、Ｎから構成される複合導性膜の組成を変
えることにより比抵抗を制御し、該複合導電膜により半
導体上にショットキ接合を形成し、同一チップ上に閾値
の異なる電界効果トランジスタを形成することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19583385A JPS6257254A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19583385A JPS6257254A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257254A true JPS6257254A (ja) | 1987-03-12 |
Family
ID=16347766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19583385A Pending JPS6257254A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6280331U (ja) * | 1985-11-09 | 1987-05-22 | ||
| US4998147A (en) * | 1989-07-31 | 1991-03-05 | Motorola, Inc. | Field effect attenuator devices having controlled electrical lengths |
-
1985
- 1985-09-06 JP JP19583385A patent/JPS6257254A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6280331U (ja) * | 1985-11-09 | 1987-05-22 | ||
| US4998147A (en) * | 1989-07-31 | 1991-03-05 | Motorola, Inc. | Field effect attenuator devices having controlled electrical lengths |
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