JPS6258672A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6258672A JPS6258672A JP60198069A JP19806985A JPS6258672A JP S6258672 A JPS6258672 A JP S6258672A JP 60198069 A JP60198069 A JP 60198069A JP 19806985 A JP19806985 A JP 19806985A JP S6258672 A JPS6258672 A JP S6258672A
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- JP
- Japan
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- transistor
- line
- layer
- drain
- charge
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、内部増幅機能を有するダイナミック形メモ
リセル（以下ゲインセルと呼称する）により構成さｈる
半導体Ｒ憶ｇ直に関するものである。
リセル（以下ゲインセルと呼称する）により構成さｈる
半導体Ｒ憶ｇ直に関するものである。
第４図（ａ）および（ｂ） ｔｒｙそｈぞハ例えば工Ｅ
ＥＥ Ｔｒａｎ−ｑａｃｔｉｏｎｓ ＯＮ Ｆｉｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ日、 Ｖｏｗ、 Ｅ
Ｔ）−３２゜Ｎｏ、２． Ｆｅｂｒｃａｒｙ １９８５
誌（ＰＰ、２５８〜２８１） ！こ示さハた従来のゲイ
／セル金示す平面図及び断面図、π４ 図（ｂ）Ｍ ％
４図（ａ）のＩＶＢ−ＩＶＢ面での断面図、９■４図
（ａ） ｌ−を第４図（ｂ）のＩＶＡ−ＩＶＡ 面カラ
ミｒ平面図テする。そして、第５図は第４図１こ示した
ゲインセルの等価回路図である。！４図において、（！
１け電源ＶＤＤ配線を形成する拡散配線、（２）は続出
し用ビット線（ＲＥＡＤ ＢＩＴ Ｌ工ＮＫ）全形成す
る拡散配線、（３）は書込み用ビット線（ＷＲ工ＴＥ
ＢＩＴ Ｌ工ＮＫ） ｆ形成するアルミニウム配線、（
４）は読出（７用ワード線（ＲＥＡＤ ”ＶＯ−ＲＤ
Ｌ工ＮＥ）を形成する第３層多結晶シリコン配線、（５
）は書込入用ワード線（Ｗ’Ｆ工ＴＦＷＯＲＴ） Ｌ工
ＮＥ）を形成する第２層多結晶シリコン配線、（６）は
分離用酸ｆヒ膜、（７）は第１＠多結晶シリコン配線上
にこ形成されたポリシリコン・トランジスタ（ＳＯＸ
ＰＯＬＹＳＩＬ：ｒｃＯＮＴＲＡＮｆ’＋ｌ５ＴＯＲ）
であり、そのソース＋８１ ＨＷ’ＲＩＴＥＢＩＴＬ工
ＮＥ ＋３１ ｊご接続され、ドレイン（９１１げ電荷
の蓄積部（ＣＨＡＲＧＦｉ ５ＴＯＲＡＧＥ）１０１
（７）ｉｌ極となっている。０１）は基板内に形成さｈ
に読出しトランジスタ（ＢＵＬＫ ５ＥＮ−８ＥＴＲＡ
ＮＳＴＳＴＯＲ）であり、そのドレインはＶＤＤ配線（
１）に、ソースけＲＥＡＤ Ｂ工ＴＬ工ＮＥ （２１に
接続されている。
ＥＥ Ｔｒａｎ−ｑａｃｔｉｏｎｓ ＯＮ Ｆｉｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ日、 Ｖｏｗ、 Ｅ
Ｔ）−３２゜Ｎｏ、２． Ｆｅｂｒｃａｒｙ １９８５
誌（ＰＰ、２５８〜２８１） ！こ示さハた従来のゲイ
／セル金示す平面図及び断面図、π４ 図（ｂ）Ｍ ％
４図（ａ）のＩＶＢ−ＩＶＢ面での断面図、９■４図
（ａ） ｌ−を第４図（ｂ）のＩＶＡ−ＩＶＡ 面カラ
ミｒ平面図テする。そして、第５図は第４図１こ示した
ゲインセルの等価回路図である。！４図において、（！
１け電源ＶＤＤ配線を形成する拡散配線、（２）は続出
し用ビット線（ＲＥＡＤ ＢＩＴ Ｌ工ＮＫ）全形成す
る拡散配線、（３）は書込み用ビット線（ＷＲ工ＴＥ
ＢＩＴ Ｌ工ＮＫ） ｆ形成するアルミニウム配線、（
４）は読出（７用ワード線（ＲＥＡＤ ”ＶＯ−ＲＤ
Ｌ工ＮＥ）を形成する第３層多結晶シリコン配線、（５
）は書込入用ワード線（Ｗ’Ｆ工ＴＦＷＯＲＴ） Ｌ工
ＮＥ）を形成する第２層多結晶シリコン配線、（６）は
分離用酸ｆヒ膜、（７）は第１＠多結晶シリコン配線上
にこ形成されたポリシリコン・トランジスタ（ＳＯＸ
ＰＯＬＹＳＩＬ：ｒｃＯＮＴＲＡＮｆ’＋ｌ５ＴＯＲ）
であり、そのソース＋８１ ＨＷ’ＲＩＴＥＢＩＴＬ工
ＮＥ ＋３１ ｊご接続され、ドレイン（９１１げ電荷
の蓄積部（ＣＨＡＲＧＦｉ ５ＴＯＲＡＧＥ）１０１
（７）ｉｌ極となっている。０１）は基板内に形成さｈ
に読出しトランジスタ（ＢＵＬＫ ５ＥＮ−８ＥＴＲＡ
ＮＳＴＳＴＯＲ）であり、そのドレインはＶＤＤ配線（
１）に、ソースけＲＥＡＤ Ｂ工ＴＬ工ＮＥ （２１に
接続されている。
次に、第５図において、 Ｃ１はＲＫＡＤ ＷＯＲＤ
Ｌ工ＮＥ（４１とｓｏ工ＰＯＬＹＳ工り工ＯＯＮ ＴＲ
ＡＮＳ工５ＴＯＲ（７）のドレイン（９）とで構成、さ
ハるＣＨＡＲＧＥ ５ＴＯＲＡ（ＴＥ ｆｌｏｌの電気
容量であり、Ｃ２１ｄ Ｃ！ＨＡＲＧＫ ５ＴＯＦｔＡ
ＧＥ部＋１０）の浮遊容量であり、ＶＴＰ ＨＳ○工Ｐ
ＯＬＹＳ工り工ＣＯＮ ＴＲＡＮＳ工５ＴＯＲ（７１の
しきい値電圧であり、ＶＴＢ ｎ ＢＵＬＫ ｓｇＮｓ
ｇ ＴＲＡＮｓｒｓＴｏＲ（１１）のしきい値電圧であ
り、 ＶＲＷ ｎ ＲＲＪＤ ＷＯＲＤ ＩＪＮＥ ＋
４１の高電位レベルである。
Ｌ工ＮＥ（４１とｓｏ工ＰＯＬＹＳ工り工ＯＯＮ ＴＲ
ＡＮＳ工５ＴＯＲ（７）のドレイン（９）とで構成、さ
ハるＣＨＡＲＧＥ ５ＴＯＲＡ（ＴＥ ｆｌｏｌの電気
容量であり、Ｃ２１ｄ Ｃ！ＨＡＲＧＫ ５ＴＯＦｔＡ
ＧＥ部＋１０）の浮遊容量であり、ＶＴＰ ＨＳ○工Ｐ
ＯＬＹＳ工り工ＣＯＮ ＴＲＡＮＳ工５ＴＯＲ（７１の
しきい値電圧であり、ＶＴＢ ｎ ＢＵＬＫ ｓｇＮｓ
ｇ ＴＲＡＮｓｒｓＴｏＲ（１１）のしきい値電圧であ
り、 ＶＲＷ ｎ ＲＲＪＤ ＷＯＲＤ ＩＪＮＥ ＋
４１の高電位レベルである。
次に動作について説明する。書込み動作時にはＷＦＩ工
ＴＦ′、ＷＯＲＤ Ｌ工ＮＥ ｔｅｌとＲＥＡＤ ＷＯ
ＩＲＤ Ｌ工ＮＥ ＋４１との両方を高電位にし、ＷＲ
工ＴＥ Ｂ工Ｔ訂ＮＥ ＋３１に書込みたい情報電位を
印加する。獲込みが完了すると、まずＷＲ工ＴＫ ＷＯ
ＲＤ Ｌ工ＮＥ ＋５１を低電位にし、擾いてＲＥＡＤ
ＷＯＲＤ Ｌ工ＮＫ ＋４１全低レベルにすること番こ
より、Ｃ）ＴＡ−ＲＧＥ ５ＴＯＲＡＧＥ ００１に書
込まｆ′１に電位（ｖＨ）が保持される。このとき、Ｂ
ＵＬＫ ５ＫＮＳＥ ＴＲＡＮｓ工５ＴＯＲ（１１）が
導通しない条件として次式が与えらハる。
ＴＦ′、ＷＯＲＤ Ｌ工ＮＥ ｔｅｌとＲＥＡＤ ＷＯ
ＩＲＤ Ｌ工ＮＥ ＋４１との両方を高電位にし、ＷＲ
工ＴＥ Ｂ工Ｔ訂ＮＥ ＋３１に書込みたい情報電位を
印加する。獲込みが完了すると、まずＷＲ工ＴＫ ＷＯ
ＲＤ Ｌ工ＮＥ ＋５１を低電位にし、擾いてＲＥＡＤ
ＷＯＲＤ Ｌ工ＮＫ ＋４１全低レベルにすること番こ
より、Ｃ）ＴＡ−ＲＧＥ ５ＴＯＲＡＧＥ ００１に書
込まｆ′１に電位（ｖＨ）が保持される。このとき、Ｂ
ＵＬＫ ５ＫＮＳＥ ＴＲＡＮｓ工５ＴＯＲ（１１）が
導通しない条件として次式が与えらハる。
Ｖａ −０１ＶＲｗ／ （Ｃ，＋Ｏ：）＜ＶＴｎ
・・・〔１）ま１こ、 ＣＨＡＲＧＥ ５ＴＯ
ＲＡ（）Ｅ ｆｌｏｌ １こ゛ｌ□Ｉｔレベル（（Ｖ）
が書込まね１こ場合（こは、保持状態においては柊母結
合ニヨリ、−ＣＩ ＶＲｗ／（Ｃ１＋Ｃ２）になるので
、ポリシリコン、トランジスタ（Ｓｏ工ＰＯＬＹＳ工り
工Ｃ！ＯＮ ＴＲＡＮＳ工５ＴｏＲ）（７）が導通しな
い条件として次式が与えら台る。
・・・〔１）ま１こ、 ＣＨＡＲＧＥ ５ＴＯ
ＲＡ（）Ｅ ｆｌｏｌ １こ゛ｌ□Ｉｔレベル（（Ｖ）
が書込まね１こ場合（こは、保持状態においては柊母結
合ニヨリ、−ＣＩ ＶＲｗ／（Ｃ１＋Ｃ２）になるので
、ポリシリコン、トランジスタ（Ｓｏ工ＰＯＬＹＳ工り
工Ｃ！ＯＮ ＴＲＡＮＳ工５ＴｏＲ）（７）が導通しな
い条件として次式が与えら台る。
−Ｃ！ Ｉ ＶＲｗ／ （Ｃ１’＋０２） ＜ −ＶＴ
Ｐ ・・・〔２〕したがって、＋＋ Ｏｎ
レベルの保持状態における電位灯−ＶＴＰより低くなら
ない。
Ｐ ・・・〔２〕したがって、＋＋ Ｏｎ
レベルの保持状態における電位灯−ＶＴＰより低くなら
ない。
こハより、読出し動作時、すなわちＷ［ＴＥ ＷＯＲＤ
Ｌ工ＮＥ ＋５１が低レベル、ＲＥＡＤ ＷＯＲＤ Ｌ
工ＮＥ ＋４１が高レベル（ＶＲＷ） 時に、“Ｏｌル
ベルか書込まｆ″ＩたメモリセルのＦＩＵＬＫ ＳＥ？
ＪＳ１１ｆｌ ＴＲＡＮＳ工５ＴＯＲα℃が導通しない
条件として次式か辱らハる。
Ｌ工ＮＥ ＋５１が低レベル、ＲＥＡＤ ＷＯＲＤ Ｌ
工ＮＥ ＋４１が高レベル（ＶＲＷ） 時に、“Ｏｌル
ベルか書込まｆ″ＩたメモリセルのＦＩＵＬＫ ＳＥ？
ＪＳ１１ｆｌ ＴＲＡＮＳ工５ＴＯＲα℃が導通しない
条件として次式か辱らハる。
−ＶＴＰ ＋ ＣＩＶＲｗ／（Ｏｚ＋０２） ＜ＶＴＲ
−（３１［１’）式キ〔３〕式を合せて次の関係式が導
出さハる。
−（３１［１’）式キ〔３〕式を合せて次の関係式が導
出さハる。
ＶＨ−ＶＴＢ＜０１ＶＲｗ／（Ｃ１＋０４） ＜ＶＴＰ
＋ＶＴＲ＝−（４１以上説明し１こように、〔４１式を
満足するように容量値や電位を制御すること番こより、
メモリ動作が遂行さｆ７る。
＋ＶＴＲ＝−（４１以上説明し１こように、〔４１式を
満足するように容量値や電位を制御すること番こより、
メモリ動作が遂行さｆ７る。
従来のゲインセル汀以上のように構狡されでいるので、
１）正確なメモリ動作全遂行する番ごあたり、〔４〕式
の関係全満足するよう正確にｃＨＡＲＧＥ ５ＴＯＲＡ
−／Ｇ［部の容量値を制御する必要があろうｉｌ）ポリ
シリコン・トランジスタの１１−り電流がバルク内に作
成したトランジスタのそｈよりも制ｅｔｔ性か悪い１こ
め、記憶電荷の保持特性１こ不安か残るうの二点などの
問題点かあっ１こ。
１）正確なメモリ動作全遂行する番ごあたり、〔４〕式
の関係全満足するよう正確にｃＨＡＲＧＥ ５ＴＯＲＡ
−／Ｇ［部の容量値を制御する必要があろうｉｌ）ポリ
シリコン・トランジスタの１１−り電流がバルク内に作
成したトランジスタのそｈよりも制ｅｔｔ性か悪い１こ
め、記憶電荷の保持特性１こ不安か残るうの二点などの
問題点かあっ１こ。
この発明は上記のような問題点全解消するためになされ
たもので、 ＣＨＡＲＧＥ ５ＴＯＲＡＧＥ部の容量値
の制ａ性に影響されず正ＷＩなメモリ動作を行うととも
に、記憶′重荷保持性の安定なゲインセルにより構成さ
れる半導体記憶装置を得ることを目的とする。
たもので、 ＣＨＡＲＧＥ ５ＴＯＲＡＧＥ部の容量値
の制ａ性に影響されず正ＷＩなメモリ動作を行うととも
に、記憶′重荷保持性の安定なゲインセルにより構成さ
れる半導体記憶装置を得ることを目的とする。
〔問題点を解決する１こめの手段〕
この発明Ｓこ係る半導体記憶装置け、ＷＲ工ＴＥ ＷＯ
ＲＤＬ工？ＪＰによって制御さｈる書込み用トランジス
タが基板内に形駿され、その書込み用トランジスタのソ
ース≠：ビット線（書込み、続出し兼用）に１９続さハ
、ドレインに記憶情報か電荷として保持され、その記憶
電荷により制御されるポリシリコン・トランジスタとＲ
ＥＡＤ ＷＯＲＤ Ｌ工１によって制御されるポリシリ
コン・トランジスタとがビット線、６Ｓｇ電位との間に
直列接続さハたゲインセルにより構成されるものである
。
ＲＤＬ工？ＪＰによって制御さｈる書込み用トランジス
タが基板内に形駿され、その書込み用トランジスタのソ
ース≠：ビット線（書込み、続出し兼用）に１９続さハ
、ドレインに記憶情報か電荷として保持され、その記憶
電荷により制御されるポリシリコン・トランジスタとＲ
ＥＡＤ ＷＯＲＤ Ｌ工１によって制御されるポリシリ
コン・トランジスタとがビット線、６Ｓｇ電位との間に
直列接続さハたゲインセルにより構成されるものである
。
この発明による半導体記憶装置け、容量結合によらず１
こ記憶電荷（電位）そのものによってトランジスタ動作
を制御するので、製造プロセス変動等に起因する容量値
変動にメモリ動作が影響さハＳこ（ぐ、また記憶電荷？
保持するトランジスタが基板内に形成されているので、
記憶電荷保持特性が安定化する。
こ記憶電荷（電位）そのものによってトランジスタ動作
を制御するので、製造プロセス変動等に起因する容量値
変動にメモリ動作が影響さハＳこ（ぐ、また記憶電荷？
保持するトランジスタが基板内に形成されているので、
記憶電荷保持特性が安定化する。
〔２発明の実施例〕
以下、この発明の一実櫂例を図について説明する。第１
図において、（１０１）は第２層ポリシリコン層より構
成される基準１！源線であり、（１０２）。
図において、（１０１）は第２層ポリシリコン層より構
成される基準１！源線であり、（１０２）。
（１０３） ／′ｉｐチャネル・ポリシリコン・トラン
ジスタ、 （ＸＯ４）けｐ−基板（ＳＵＢ ５ＴＲＡ
ＴＥ） （ｌｏｏ）°に形成埋込みコンタクト、（１０
６） Ｈアルミ配線より形成さハるビット線（ｌｏ’７
）と第２層ポリシリコン層との間のフンタクト、（１０
８）けｐチャネル・ポリシリコン・トランジスタ（１０
２）と（１０３）とをつなぐノード、（１０９）は第１
層ポリシリコン層で構成されるワード線（ＷＬ）、（１
１０）は基準電源線（１０１）とｐチャネル・ポリシリ
コン・トランジスタ（１０３）のゲートを構成する。十
拡散層との間に形成される電荷蓄積容量、（１１１）げ
シリコン峻化膜である。
ジスタ、 （ＸＯ４）けｐ−基板（ＳＵＢ ５ＴＲＡ
ＴＥ） （ｌｏｏ）°に形成埋込みコンタクト、（１０
６） Ｈアルミ配線より形成さハるビット線（ｌｏ’７
）と第２層ポリシリコン層との間のフンタクト、（１０
８）けｐチャネル・ポリシリコン・トランジスタ（１０
２）と（１０３）とをつなぐノード、（１０９）は第１
層ポリシリコン層で構成されるワード線（ＷＬ）、（１
１０）は基準電源線（１０１）とｐチャネル・ポリシリ
コン・トランジスタ（１０３）のゲートを構成する。十
拡散層との間に形成される電荷蓄積容量、（１１１）げ
シリコン峻化膜である。
なお、第１図（ａ）ｄ平面図で、第１図（ｂ） Ｈ第１
図（ａｌの■Ｂ−ｉＢ線での断面図である。
図（ａｌの■Ｂ−ｉＢ線での断面図である。
第２図は＠１図の実施例の等価回路因である。
第２図から、３トランジスタ形ダイナミツク・メモリセ
ルの変形であることがわかる。
ルの変形であることがわかる。
第３図に示すタイミング図をもとに動作を説明する。゛
°１°°レベルを書込むにはワード線（１ｏ９）ｆｅ高
電位にし、ビット線（ｌＯ７）にＨＩ１１レベルを印加
する。その時、選択されたワード線（１０９）に付随す
る書込み用トランジスタ（１０４）が導通状態となり、
ビット線（１０７）の電位が電荷蓄積容量（１１０）に
伝達される。ワード線（１０９）かＯＶに戻るとトラン
ジスタ（１０４）は非導通状態となりＩＩ Ｉ ＩＩレ
ベルが電荷蓄積容（身（１１０）に保持される。ワード
線（１０９）を負電位にすると読出しＥｄＪ ｆ’ｌＥ
が実行さハる。電荷蓄積容量（ｘｘｏ） ｌこパ１ムが
書込まハてＡる場合Ｃごｄセンス用ポリシリコン・トラ
ンジスタ（１０３） ｎ 非導通状態となり、ワード線
（１０９）ｌこより制御さかる読出し用ポリシリコン・
トランジスタ（１０２）カ導通状態ζこなっても基部電
源線（１０１）とビット線（１０’７）との間は高抵抗
状態となりビット線（１０ツ）の電位は変化しない。一
方、電荷蓄積容量（１１０）ｌこ°ｌ□１１が考込ま台
てＩＡる場合ｔこσポリシリコン・トランジスタ（１０
３）が導通状態となるので、ワード線（１０９）が負電
位となると、基準電源線（１ｏ１）とビット線（１０′
／）との開は低抵抗状態となり、ビット線（１０’ｉ’
）の電位は基準電源線（１０１）の電位の方向に充電ま
７：ハ放電（木説明では大地電位に放電）される。
°１°°レベルを書込むにはワード線（１ｏ９）ｆｅ高
電位にし、ビット線（ｌＯ７）にＨＩ１１レベルを印加
する。その時、選択されたワード線（１０９）に付随す
る書込み用トランジスタ（１０４）が導通状態となり、
ビット線（１０７）の電位が電荷蓄積容量（１１０）に
伝達される。ワード線（１０９）かＯＶに戻るとトラン
ジスタ（１０４）は非導通状態となりＩＩ Ｉ ＩＩレ
ベルが電荷蓄積容（身（１１０）に保持される。ワード
線（１０９）を負電位にすると読出しＥｄＪ ｆ’ｌＥ
が実行さハる。電荷蓄積容量（ｘｘｏ） ｌこパ１ムが
書込まハてＡる場合Ｃごｄセンス用ポリシリコン・トラ
ンジスタ（１０３） ｎ 非導通状態となり、ワード線
（１０９）ｌこより制御さかる読出し用ポリシリコン・
トランジスタ（１０２）カ導通状態ζこなっても基部電
源線（１０１）とビット線（１０’７）との間は高抵抗
状態となりビット線（１０ツ）の電位は変化しない。一
方、電荷蓄積容量（１１０）ｌこ°ｌ□１１が考込ま台
てＩＡる場合ｔこσポリシリコン・トランジスタ（１０
３）が導通状態となるので、ワード線（１０９）が負電
位となると、基準電源線（１ｏ１）とビット線（１０′
／）との開は低抵抗状態となり、ビット線（１０’ｉ’
）の電位は基準電源線（１０１）の電位の方向に充電ま
７：ハ放電（木説明では大地電位に放電）される。
電荷蓄積容量（ユニＯ）の蓄積電位と続出し時のビット
線（１０’７） 電位の増幅方向とが一致しているので
、書込み時に非選択のビット線（１ｏ７）に読出さ２Ｉ
−１′ｒ−電荷８′項容量（１ユ○）の電荷全増幅して
電荷蓄フ懸客借（１１０）１こ戻すか、書込み・肋作前
に読出し仙ｆｉｌ：を行い、選択さ′ｈたビット線（１
０マ）にのみ外部から電圧を強制印加することｌこより
、選択されたビット線（１０’／） 、ワード線（１０
９）の交点のメモリセルの情報のみを書換えることが可
能になる。
線（１０’７） 電位の増幅方向とが一致しているので
、書込み時に非選択のビット線（１ｏ７）に読出さ２Ｉ
−１′ｒ−電荷８′項容量（１ユ○）の電荷全増幅して
電荷蓄フ懸客借（１１０）１こ戻すか、書込み・肋作前
に読出し仙ｆｉｌ：を行い、選択さ′ｈたビット線（１
０マ）にのみ外部から電圧を強制印加することｌこより
、選択されたビット線（１０’／） 、ワード線（１０
９）の交点のメモリセルの情報のみを書換えることが可
能になる。
なお、上記実施例ではｐ形溝電型基板上に形成さｆｌ
７：ｎチャネル・トランジスタで構成されたものを示し
たが、ｎ形基版上にｐチャネル・トランジスタを形成し
たものであってもよいし、ＣＭＯＳプロセスを用いたも
ので、ちってもよい。
７：ｎチャネル・トランジスタで構成されたものを示し
たが、ｎ形基版上にｐチャネル・トランジスタを形成し
たものであってもよいし、ＣＭＯＳプロセスを用いたも
ので、ちってもよい。
また、電荷蓄積容量に記憶さｆ１７：電荷と読出し時の
ピット線電位増幅の方向も必ずしも一致してい々くとも
、周辺回路の適当な変更により上Ｐ実施例と同様の効果
を奏する。
ピット線電位増幅の方向も必ずしも一致してい々くとも
、周辺回路の適当な変更により上Ｐ実施例と同様の効果
を奏する。
以上のように、この発明によハはゲインセルの書込み用
トランジスタを基板上のトランジスタにしたので、記憶
電荷保持特性が安定しており、また読出し用トランジス
タと記憶電荷により制御されるセンス・トランジスタを
基準電源線とビット線の間に直列に設けたので、メモリ
セル内のノードの静電容量の精密な制御が不要になり、
信頼性の高い半導体記憶ｇ置が得らねる効果がある。
トランジスタを基板上のトランジスタにしたので、記憶
電荷保持特性が安定しており、また読出し用トランジス
タと記憶電荷により制御されるセンス・トランジスタを
基準電源線とビット線の間に直列に設けたので、メモリ
セル内のノードの静電容量の精密な制御が不要になり、
信頼性の高い半導体記憶ｇ置が得らねる効果がある。
第１図（ａ）ｉｌ″ｊこの発明の一実施例による半導体
１肥憶弯置の平面図、第１図（１）） ｈ第１図（ａ）
の■Ｂ−ＩＢ線での断面図、第２図はこの実施例の等価
回路図、ｇ１１３図はこの実施例の動作タイミング図、
第４図（ａ）及び（ｂ）けそｈぞハ従来の半導体記憶装
置の平面図及び断面図、第５図はこの従来装置の等価回
路図である。 図において、（１００）は半導体基板、（１０１）は基
準電源線、（１０２）灯続出し用トランジスタ、（１０
３） ｇ−１センス用トランジスタ、（１０４） ［書
込み用トランジスタ、（ｘｏ７）かピット線、（１０８
）はノード、（１０９）Ｈワード線、（１１０）ｔｒｉ
電荷蓄積容量である。 なお、図中向−符−＋８−け同一または相当部分を示す
。
１肥憶弯置の平面図、第１図（１）） ｈ第１図（ａ）
の■Ｂ−ＩＢ線での断面図、第２図はこの実施例の等価
回路図、ｇ１１３図はこの実施例の動作タイミング図、
第４図（ａ）及び（ｂ）けそｈぞハ従来の半導体記憶装
置の平面図及び断面図、第５図はこの従来装置の等価回
路図である。 図において、（１００）は半導体基板、（１０１）は基
準電源線、（１０２）灯続出し用トランジスタ、（１０
３） ｇ−１センス用トランジスタ、（１０４） ［書
込み用トランジスタ、（ｘｏ７）かピット線、（１０８
）はノード、（１０９）Ｈワード線、（１１０）ｔｒｉ
電荷蓄積容量である。 なお、図中向−符−＋８−け同一または相当部分を示す
。
Claims (1)
- （１）半導体基板上に絶縁膜を介して形成されワード線
を構成する第１層ポリシリコン層、この第１層ポリシリ
コン層からなる上記ワード線をゲートとして上記半導体
基板内に形成された書込み用トランジスタ、上記ワード
線をゲートとし、上記書込み用トランジスタのソースに
接続するように形成された第２層ポリシリコン層内に当
該接続部をソースとするように形成された読出し用トラ
ンジスタ、上記書込み用トランジスタのドレインをゲー
トとし上記第２層ポリシリコン層内に当該第２層ポリシ
リコン層の一部で構成される基準電源線にドレインが接
続されソースは上記読出し用トランジスタのドレインと
ノードで接続されるように形成されたセンス用トランジ
スタ、上記書込み用トランジスタのドレインと上記基準
電源線及び上記センス用トランジスタのドレインとの間
に形成された電荷蓄積容量、及び上記第２層ポリシリコ
ン層と上記読出し用トランジスタのソースにおいて接続
され他の部分では絶縁膜を介するように設けられた金属
層からなるビット線をそれぞれ備えた複数個のメモリセ
ルをそれぞれＸ及びＹ方向に配列された複数の上記ワー
ド線及び複数のビット線の立体交差する部分にそれぞれ
形成されてなる半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198069A JPS6258672A (ja) | 1985-09-06 | 1985-09-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198069A JPS6258672A (ja) | 1985-09-06 | 1985-09-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6258672A true JPS6258672A (ja) | 1987-03-14 |
Family
ID=16385004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60198069A Pending JPS6258672A (ja) | 1985-09-06 | 1985-09-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258672A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03259565A (ja) * | 1989-06-30 | 1991-11-19 | Texas Instr Inc <Ti> | Ｓｒａｍ |
| JPH0595125A (ja) * | 1991-10-01 | 1993-04-16 | Agency Of Ind Science & Technol | 光電変換素子 |
| JP2001195879A (ja) * | 1999-11-05 | 2001-07-19 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-09-06 JP JP60198069A patent/JPS6258672A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03259565A (ja) * | 1989-06-30 | 1991-11-19 | Texas Instr Inc <Ti> | Ｓｒａｍ |
| JPH0595125A (ja) * | 1991-10-01 | 1993-04-16 | Agency Of Ind Science & Technol | 光電変換素子 |
| JP2001195879A (ja) * | 1999-11-05 | 2001-07-19 | Hitachi Ltd | 半導体装置 |
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