JPS6259820B2 - - Google Patents

Description

【発明の詳細な説明】 関連出願 １ R.B.Johnson、C.M.Nibby、Jr.およびD.W.
Mooreの米国特許出願「遂次のワードを整合さ
せたアドレス装置」。 ２ R.B.Johnson、C.M.Nibby、Jr.およびD.W.
Mooreの米国特許出願「低コストの２倍ワード
取出しシステム」。 ３ R.B.Johnson、およびC.M.Nibby、Jr.の米国
特許出願「多重モード・メモリ・システム」。 分 野 本発明は、記憶された情報がこの情報の保全の
ため同期的にリフレツシユされねばならない半導
体メモリ素子を含むメモリ・システムに関する。 従来の技術 多くのメモリ・モジユールからメモリ・システ
ムを構成することは公知である。ある従来技術の
システムにおいては、２倍ワード取出しアクセス
能力を提供するためにメモリ・モジユールが対を
なすように組合わされている。この場合使用され
る用語「２倍ワード取出しアクセス」とは、１操
作サイクルの間メモリ・システムから一時に１対
のワードをアクセスすることが可能な能力を意味
する。このタイプのシステムについては、本願と
同じ譲受人に譲渡された1978年１月５日出願のJ.
L.Curley、R.B.Johnson、R.A.LemayおよびC.
M.Nibby、Jrの現在係属中の米国特許出願第
867270号（特開昭54−101232、同54−101233及び
同54−101234各号公報参照）「多重取出しバス・
サイクル操作を行うシステム」に記載されてい
る。 前述の従来技術のシステムにおいては、メモ
リ・システムは非同期的に操作される単ワード巾
のバスと接続する。この構成においては、多数ワ
ードの要求は単一バス・サイクルにおいて行わ
れ、要求された情報ワードは一連の応答サイクル
にわたり前記バスに送られる。この構成はシステ
ムの処理能力を向上させるが、１つのバスを介し
て同時に両方のワードにアクセスを行うことがで
きることが望ましくなる。 このような対に組合わされたメモリ・モジユー
ル・システムにおいては、両方のメモリ・モジユ
ールをアクセスするための偶数と寄数のアドレス
を生成および復号することが必要となる。この生
成／復号を行うためのそのような構成について
は、本願と同じ譲受人に譲渡された1978年７月20
日出願のR.B.JohnsonおよびC.M.Nibby、Jr.の係
属中の米国特許出願第926480号（特開昭55−
17896号公報参照）「正規のメモリ操作と並行にリ
フレツシユ操作を実施する装置を含む動的メモ
リ・システム」に記載されている。 前記構成においては、メモリ要求が行われるア
ドレスの下位ビツトはアクセスされる記憶場所を
指定し、その上位ビツトはどの行のRAMチツプ
が選択されるかを指定する。アクセスされている
対の第２ワードを取出すためには、メモリ要求ア
ドレスを１つだけ増分し次にこの増分されたアド
レスを復号することが必要である。この結果、所
要アドレスの生成における余分な遅れをもたら
し、バスに対して要求されたワード対を送出する
際の全体時間を増加する。更に、これは又余分な
カウンタ又は増分回路を必要とする。 目 的 従つて、本発明の目的は、複数のワードを対応
する数のメモリ・モジユールから最小限の遅れで
読出すのを可能にするメモリ・システムの提供に
ある。 本発明の更に別の目的は、ワード・バスと接続
するメモリ・システムからの少くとも１対のワー
ドを提供するための回路およびその遅延、を最小
限度に抑制する方法および装置の提供にある。 要 約 本発明の前記および他の目的は、本発明のメモ
リ・サブシステムの望ましい一実施態様において
構成され、これは、多ワード・バスと作用的に接
続する少くとも１対の独立的にアドレス指定可能
なメモリ・モジユール・ユニツトを含む。各メモ
リ・モジユール・ユニツトは多数行のランダム・
アクセス・メモリ（RAM）チツプを含んでい
る。 本発明によれば、メモリ・サブシステムが受取
る各メモリ要求に関連するアドレスは、符号化さ
れており、その最下位又は下位のアドレス・ビツ
トがどのRAMチツプ行がアクセスされるべき第
１のワードを含むかを指定する。最上位又は上位
のアドレス・ビツトは、アクセスされるべきその
ワードを含む記憶場所を指定する。 このメモリ・サブシステムは更にアドレス復号
回路を含み、これら回路はメモリ・モジユール・
ユニツトと接続する多数のゲート回路を含む。こ
の多数のゲート回路は相互接続されて、最下位ア
ドレス・ビツトの復号動作が複数の遂次行アドレ
ス・ストローブ（RAS）信号の生成をもたらす
ようにする。これ等の信号は、各メモリ・モジユ
ール内の１行のRAMチツプに対する同時のアク
セスを可能にする。従つて、メモリ・サブシステ
ムは、最短時間内に多ワード・バスに対して多ワ
ード出力を与える。 更に詳細に述べれば、望ましい実施態様は少く
とも１組のゲート回路を含む。最下位アドレス・
ビツトを復号するよう接続される復号回路は、そ
の各出力がゲート回路の予め定めた異なる対の入
力側に接続されている。このため、復号回路は、
メモリ要求アドレスの最下位アドレス・ビツトの
復号時に適正なゲート回路対を付勢することが可
能になる。例えば、最下位アドレス・ビツトが第
１行のRAMチツプ（即ち、RAS0）の選択を指定
する時、復号回路は又上記組のゲート回路に次の
行のRAMチツプ（即ち、RAS1）を指定する選択
信号を生成させる。偶数行選択信号は前記メモ
リ・モジユールの一方に与えられるが、奇数行選
択信号は他のメモリ・モジユールに与えられる。 前記の構成における前記の生成された選択信号
対は、各メモリ・モジユール内の適当なチツプ行
のアクセスを同時に付勢する。このため、アドレ
ス復号が更に後続するアドレス増分の必要がなく
なる。又、これは、多ワード・バスに対し所望ワ
ード対を提供しながら回路数を最小限に抑制す
る。 本発明の構成および操作方法の両方に関してそ
の特性と考えられる漸新な特徴については、他の
目的および長所と共に、添付図面に関して以下の
記述を参照すれば更によく理解されよう。しか
し、各図面は例示目的としてのみ示されるもので
あり本発明の限定を意図するものでないことを明
確に理解すべきである。 第１図のシステムの全体説明 第１図は、本発明の装置を含むデータ処理シス
テムを示す。同図によれば、本システムは複数個
のメモリ・サブシステム２０，３０と中央処理ユ
ニツト（CPU）４０とに接続された多回線バス
１０を含むことが判る。第１図のシステムは通
常、1976年12月28日発行の米国特許第4000485号
に開示された如き他の諸ユニツトを含むことが判
ろう。このメモリ・サブシステム２０，３０はそ
れぞれ、４個迄のメモリ・モジユール・ユニツト
をアドレス指定可能なメモリ・コントローラを含
む。第１図においては、メモリ・コントローラ３
００はＡとＣで示されるモジユール・ユニツトを
アドレス指定するよう接続され、メモリ・コント
ローラ２００はＡ乃至Ｄで示されるモジユール・
ユニツトをアドレス指定するよう接続される。 CPU４０は、マイクロプログラムされた処理
ユニツトであり、これは本発明の目的のためには
構成が従来のものと考えることができる。これ以
上の詳細については、本願と同じ譲受人の譲渡さ
れた1978年１月５日出願のR.A.LemayおよびJ.L.
Curleyの米国特許出願第867266号（前出の同
867270号参照）「未済の多数情報要求を行うシス
テム」に加えて、前掲の係属中の米国特許出願を
参照されたい。 CPU４０とメモリ・サブシステム２０及び３
０とは、米国特許第4000485号に記載の如き予め
定めた方法でバス１０にそつて通信する。要約す
れば、通信を欲するユニツトは１つのバス・サイ
クルを要求し、このバス・サイクルが許与される
と、このユニツトは「マスター」となつて本シス
テム内の他のユニツトを「スレーブ」としてアド
レス指定できる。応答を要求するバス交換の場合
（例えば、メモリ読出し操作）、「マスター」とし
ての要求側ユニツトは自ら識別し、そして「スレ
ーブ」ユニツトに対し応答が必要であることを示
す。このスレーブ・ユニツトが応答の用意ができ
た（例、要求された情報の取得）時、このユニツ
トは「マスター」としての役割をとつて要求側ユ
ニツトに対し情報の転送を開始する。このよう
に、バス・サイクル数は実行される操作のタイプ
に従つて変化する。第２図に関して論述する制御
回線に与えられる信号の状態を変化させることに
より、１つのユニツトは、他のユニツトに対し
て、開始されあるいは実行されつゝあるサイクル
即ち操作のタイプを示すことができる。 メモリ・サブシステムのインターフエース 第２図は、各メモリ・サブシステムとバス１０
との間のインターフエースを構成する諸回線を示
す。図示の如く、バス１０は多数のアドレス回線
（BSAD00〜23、BSAP00）と、２組のデータ回線
（BSDT00〜15、BSPD00、BSDP08）および
（BSDT16〜31、BSDP16、BSDP24）と、多数の
制御回線（BSMREF〜BSMCLR）と、多数のタ
イミング回線（BSREQT〜BSNAKR）と、多数
のタイ遮断回路網回線（BSAUOK〜BSIUOK、
BSMYOK）を含む。 前記のインターフエース回線の説明は次の項に
おいて更に詳細に行う。 メモリ・サブシステムのインターフエース回線 記 号 説 明 アドレス回線 BSAD00〜BSAD23 このバス・アドレス回線
は、24ビツト巾の経路を構
成し、これはバス・メモリ
参照回線BSMREFと関連
して使用されて、24ビツト
のアドレスをサブシステム
２０に対し、あるいは16ビ
ツトの識別子をサブシステ
ム２０からバス１０へ（ス
レーブ・ユニツトによる受
取りのため）転送する。メ
モリ・アドレス指定のため
使用される時、回線
BSAD00〜BSAD03に与え
られる信号は特定の512K
ワード・モジユールを選択
し、回線BSAD04〜
BSAD22に与えられる信号
はこのモジユール内の
512Kワードの１つを選択
するが、回線BSAD23に与
えられた信号は選択された
ワード内のバイトの１つを
選択する（即ち、BSAD23
＝１＝右バイト、BSAD23
＝０＝左バイト）。識別の
ために使用される時は、回
線BSAD00〜BSAD07は使
用されない。回線BSAD08
〜BSAD23は、前メモリ読
出し要求の間サブシステム
２０に送出された受取り側
ユニツトの識別を伝える。 BSAP00 このバス・アドレス・パ
リテイ回線は、回線
BSAD00〜BSAD07に与え
られたアドレス信号に対す
る奇数パリテイ信号を与え
る。 データ回線 BSDT00〜BSDT15、 BSDT16〜BSDT31 この組をなすバス・データ
回線は、32ビツト即ち２ワ
ード巾の両方向性の経路を
構成し、実行される操作サ
イクルの関数として、サブ
システム２０とバス１０と
の間でデータ又は識別情報
を転送する。書込み操作サ
イクルの間、バス・データ
回線は、回線BSAD00〜
BSAD23に与えられたアド
レス信号により指定される
記憶場所に書込まれるべき
情報を転送する。読出し操
作サイクルの最初の半分の
間においては、データ回線
は識別情報（チヤネル番
号）をサブシステム２０に
転送する。この読出しサイ
クルの後の半分の間におい
ては、データ回線はメモリ
から読出された情報を転送
する。 BSDP00、BSDP08、 BSDP16、BSDP24 これらバス・データ・パリ
テイ回線は２組の両方向性
回線であり、下記の如く符
号化された奇数パリテイ信
号を与える。即ち、
BSDP00＝回線BSDT00〜
BSDT07に与えられる信号
（左バイト）に対する奇数
パリテイ。 BSDP08＝回線BSDT08〜
BSDT15に与えられる信号
（右バイト）に対する奇数
パリテイ。 BSDP16＝回線BSDT16〜
BSDT23に与えられる信号
に対する奇数パリテイ。お
よびBSDT24＝回線
BSDT24〜BSDT31に与え
られる信号に対する奇数パ
リテイ。 制御回線 BSMREF このバス・メモリ参照回
線はバス１０からメモリ・
サブシステム２０迄延在す
る。真の状態にセツトされ
ると、この回線はサブシス
テム２０に対し、回線
BSAD00〜BSAD23が１つ
の完全なメモリ・コントロ
ーラ・アドレスを含むこ
と、およびこれがその指定
された記憶場所に対する書
込み又は読出し操作を行い
つゝあること、を通知す
る。 偽の状態にリセツトされる
と、この回線はサブシステ
ム２０に対し、回線
BSAD00〜BSAD23がサブ
システム２０ではなく他の
ユニツトに向けられた情報
を含むこと、を通知する。 BSWRIT バス書込み回線はバス１
０からメモリ・サブシステ
ム２０迄延在する。この回
線は、真の状態にセツトさ
れる時、真の状態の回線
BSMREFと関連して、サ
ブシステム２０に対して書
込み操作サイクルの実行を
通知する。偽の状態にリセ
ツトされる時、この回線
は、真の状態の回線
BSMREFと関連して、読
出し操作サイクルの実行を
サブシステム２０に通知す
る。 BSBYTE このバス・バイト回線は
バス１０からサブシステム
２０迄延在する。真の状態
にセツトされる時、この回
線は、ワード操作ではなく
バイト操作を実行すべきこ
とをサブシステム２０に対
して通知する。 BSLOCK バス・ロツク回線はバス
１０からサブシステム２０
迄延在する。真の状態にセ
ツトされる時、この回線は
サブシステム２０に対し、
コントローラ２００内に含
まれたメモリ・ロツク・フ
リツプフロツプの状態をテ
スト又は変更するための中
央プロセサ４０からの要求
を通知する。 BSSHBC このバスの第２の半バ
ス・サイクル回線は、サブ
システム２０によりバス１
０に与えられた現行の情報
が前の読出し要求により要
求された情報であること、
をユニツトに対して通知す
るため使用される。この場
合、サブシステム２０と情
報を受取るユニツトとは共
に、開始サイクルのスター
トからサブシステム２０が
転送を完了する迄全てのユ
ニツトにとつて使用中とな
る。この回線は、そのメモ
リ・ロツク・フリツプフロ
ツプのセツト又はリセツト
のため回線BSLOCKと関
連して使用される。あるユ
ニツトが読出し又は書込み
を要求中であり、かつ回線
BSLOCKが真である時、
回線BSSHBCは、真にセ
ツトされる時サブシステム
２０にそのロツク・フリツ
プフロツプをリセツトする
ように通知する。偽の状態
にある時、これはサブシス
テム２０に対しそのロツ
ク・フリツプフロツプをテ
スト及びセツトするよう通
知する。 BSMCLR バス・マスター・クリア
回線はバス１０からサブシ
ステム２０迄延在する。こ
の回線が真の状態にセツト
される時、サブシステム２
０にコントローラ２００内
のあるバス回路を零にクリ
アさせる。 バスの初期接続手順／タ
イミング回線 BSREQT このバス要求回線は、バ
ス１０とサブシステム２０
との間に延在する両方向性
の回線である。真の状態に
セツトされる時、この回線
はサブシステム２０に対
し、別のユニツトがバス・
サイクルを要求中であるこ
とを通知する。偽の状態に
リセツトされると、サブシ
ステム２０に対し、バス要
求の係属したバスが存在し
ないことを通知する。この
回線はサブシステム２０に
より真の状態に強制されて
読出し第２半バス・サイク
ルを要求する。 BSDCNN このデータ・サイクル回
線は、バス１０とサブシス
テム２０との間に延在する
両方向性の回線である。真
の状態に強制される時、こ
の回線はサブシステム２０
に対して、あるユニツトが
要求したバス・サイクルを
与えられて別のユニツトに
対しバス上に情報を置いた
ことを通知する。 サブシステム２０はこの回
線を真の状態に強制して、
要求されたデータをあるユ
ニツトに対して逆に送出中
であることを通知する。こ
れに先立つて、サブシステ
ム２０がバス・サイクルを
要求してそれが与えられて
いる。 BSACKR このバス肯定応答回線
は、バス１０とサブシステ
ム２０との間に延在する両
方向性の回線である。サブ
システム２０により２進数
１の状態にセツトされる
と、この回線は、読出し第
１半バス・サイクル又は書
込みサイクルの間バス転送
を受入れ中であることを通
知する。読出し第２半バ
ス・サイクルの間、この回
線は、要求を発したユニツ
トにより２進数１にセツト
される時、サブシステム２
０に対して転送の受入れを
通知する。 BSWAIT このバス待機回線はバス
１０とサブシステム２０と
の間に延在する両方向性回
線である。サブシステム２
０によつて真の状態即ち２
進数１にセツトされる時、
この回線は要求側ユニツト
に対して、サブシステムが
この時転送を受入れできな
いことを通知する。その
後、このユニツトは、サブ
システム２０がその転送に
肯定応答する迄連続的な再
トライを開始する。サブシ
ステム２０は下記条件下に
おいて回線BSWAITを真
にセツトする。即ち、 １ 内部の読出し又は書
込み操作サイクルの実行の
ため使用中である。 ２ 読出し第２半バス・
サイクルの要求中である。 ３ リフレツシユ操作を
予期している。 ４ リフレツシユ操作の
実行中である。 ５ 初期測定モードにお
かれる時使用中である。 このBSWAIT回線は、
あるユニツトによつて真即
ち２進数１の状態にセツト
される時、データが要求側
ユニツトにより受入れられ
ていないこと、およびその
時のバス操作サイクルを終
了すべきこと、をサブシス
テム２０に対し通知する。 BSNAKR このバス否定応答回線
は、バス１０とサブシステ
ム２０との間に延在する両
方向性回線である。この回
線は、サブシステム２０に
よつて真即ち２進数１の状
態にセツトされる時、指定
された転送を拒絶している
ことを通知する。サブシス
テム２０は回線BSNAKR
を下記の如く真の状態にセ
ツトする。即ち、 １ メモリ・ロツク・フ
リツプフロツプが２進数１
の状態にセツトされ、およ
び ２ この要求がロツク・
フリツプフロツプをテスト
及びセツトすべきである
（BSLOCKは真、BSSHBC
は偽）。 他の全ての場合、メモ
リ・ロツク・フリツプフロ
ツプがセツトされる時、サ
ブシステム２０が回線
BSACKR又はBSWAITを
介して応答を生成し、ある
いは応答を生じない。 回線BSNAKRがあるユニ
ツトにより真に強制される
時、これはサブシステム２
０に対し、データがこのユ
ニツトにより受入れられて
いないことおよびその操作
サイクルを終了すべきこと
を通知する。 タイ遮断制御回線 BSAUOK〜BSIUOK このタイ遮断制御回線は
バス１０からサブシステム
２０迄延在する。これ等回
線は、サブシステム２０に
対して、より高い優先順位
のユニツトがバス要求を行
つたかどうかを通知する。
これ等の回線上の全ての信
号が２進数１である時、こ
の回線はサブシステム２０
に対し、回線BSDCNNを
２進数１の状態に強制する
ことができるバス・サイク
ルを許与されたことを通知
する。これ等回線上の信号
のどれか１つが２進数零で
ある時、この回線はサブシ
ステム２０に対して、バ
ス・サイクルが許与されて
いないこと、および回線
BSDCNNを２進数１に強
制することが禁止されてい
ることを通知する。 BSMYOK このタイ遮断制御回線は
サブシステム２０からバス
１０迄延在する。サブシス
テム２０はこの回線を偽即
ち２進数零の状態に強制し
てより低い優先順位の他の
ユニツトに対してバス要求
を通知する。 メモリ・サブシステム２０ 第３図は、本発明の諸原理を用いて構成された
メモリ・サブシステムの望ましい一実施態様を示
す。第３図によれば、サブシステム２０は、メモ
リ・セクシヨン２１０の２個の128Kワードのメ
モリ・モジユール・ユニツト２１０−２及び２１
０−４を制御するメモリ・コントローラ２００を
含む。ブロツク２１０−２と２１０−４のモジユ
ール・ユニツトは、ブロツク２１０−２０と２１
０−４０で示される高速度のMOSランダム・ア
クセス・メモリ集積回路と、ブロツク２１０−２
２乃至２１０−４６で示されるアドレス・バツフ
ア制御とを含む。各々の128Kのメモリ・ユニツ
トは、第４ｃ図に更に詳細に示される64Kワード
×１ビツトの動的MOS RAMから構成される。
より詳しくは、第４ｃ図によれば、128K×22ビ
ツトのメモリ・モジユールは各々44個の65534
（64K）ワード×１ビツトのチツプを含む。各チ
ツプ内には、256行×256列の記憶セルのマトリツ
クスに構成された多数の記憶アレイがある。 コントローラ２００は、メモリ・タイミング信
号を生成し、リフレツシユ操作、データ転送操
作、アドレス分配および復号操作とバス・インタ
ーフエース操作を行うために必要な回路を含む。
このような回路は第３図の異なるセクシヨンの一
部として含まれる。 これ等セクシヨンには、タイミング・セクシヨ
ン２０４、リフレツシユ制御セクシヨン２０５、
データ制御セクシヨン２０６、アドレス・セクシ
ヨン２０７、読出し／書込み制御セクシヨン２０
８、データ入力セクシヨン２０９、バス制御回路
セクシヨン２１１およびメモリ初期設定回路セク
シヨン２１２を含む。 バス制御セクシヨン２１１が含む論理回路は、
単一および２倍巾のワード操作に対するバス・サ
イクル要求を生成及び受入れるための信号を生成
する。第３図から分るように、これ等の回路は、
他のセクシヨンの諸回路と共に、構造的には公知
のドライバ及びレシーバ回路を介してバス１０に
接続される。バス１０上の信号の２進数１及び零
の状態とサブシステム２０内部で用いられるこれ
等の状態とは異なることが知られよう。これらバ
ス信号は負論理で作用するが、サブシステム２０
は正論理を用いる。セクシヨン２１１は、バスに
対するユニツトの物理的位置に基いて要求の優先
順位を決定するタイ遮断制御網を含む。最も左側
即ち下部におかれたメモリ・サブシステム２０は
最高の優先順位が割当てられ、最上位即ち頂部位
置におかれるCPU４０は最低の優先順位が与え
られる。バス操作に関するこれ以上の内容につい
ては、前掲の米国特許および米国特許出願を参照
されたい。 第４ａ図に詳細に示したタイミング・セクシヨ
ン２０４は、メモリ読出しおよび書込み操作に必
要な一連のタイミング信号を生成する諸回路を含
む。第３図から判るように、このセクシヨンはセ
クシヨン２０５，２０６，２０７，２０８，２１
１に関して信号を送受する。 本発明によれば、第４ｂ図に更に詳細に示され
るアドレス・セクシヨン２０７は、初期設定およ
び読出し／書込みの選択に必要とされるアドレス
信号を復号し、生成し、分配する諸回路を含む。
セクシヨン２０７は、回線BSMREFからのメモ
リ参照制御信号に加えて、回線BSAD00〜
BSAD23およびBSAP00からアドレス信号を受取
る。更に、セクシヨン２０７はセクシヨン２０４
と２１２から制御信号およびタイミング信号を受
取る。 メモリ初期設定セクシヨン２１２は、メモリ・
サブシステム回路を初期の即ち予め定めた状態に
クリアするための構成的には公知の諸回路を含
む。 読出し／書込み制御セクシヨン２０８は、構造
的には公知のレジスタ回路および制御論理回路を
含む。これらのレジスタ回路は、制御回線
BSWRITおよびBSBYTEおよびアドレス回線
BSAD23の各状態と対応する信号を受取つて記憶
する。それ等制御回路は、レジスタ回路からの信
号を復号し、そしてサブシステムが読出し、書込
み、又は書込み操作サイクル（即ち、バイト指令
に対する）が続く読出し、のどれを行うかを確立
するためにセクシヨン２０４，２０７および２１
０に与えられる信号を生成する。 リフレツシユ・セクシヨン２０５はメモリの内
容を周期的にリフレツシユするための諸回路を含
む。セクシヨン２０５はセクシヨン２０４からの
タイミング信号および制御信号を受取つて、セク
シヨン２０４，２０７，２０８，２１２に対して
制御信号を与える。 データ入力セクシヨン２０９のブロツク２０９
−４の諸回路は、１対のマルチプレクサ回路と、
セクシヨン２０６からの信号を受取るように接続
された１つのアドレス・レジスタとを含む。 構造的には公知のそれらマルチプレクサ回路
は、２組のバス回線BSDT00〜15およびBSDT16
〜31からデータ・ワードを受取り、書込み操作サ
イクルの間適当なワードを組をなす出力回線
MDIE000〜015およびMDIO000〜015を介して適
正なメモリ・モジユールに与える。即ち、マルチ
プレクサ回路は、ANDゲート２０９−１０によ
り生成された信号MOWTES000により選択的に
付勢される。ANDゲート２０９−１０は、バ
ス・アドレス・ビツト22（即ち信号BSAD22）、
並びにメモリ・サブシステムが書込み操作（即ち
信号BSWRIT）を実施中であるかどうかの関数
として信号MOWTES000を生成する。書込み操
作の間、信号MOWTES000は、適正データ・ワ
ード（即ち、バス回線BSDT00〜15又はBSDT16
〜31に与えられたワード）を適正なメモリ・ユニ
ツトへ与える。これは、書込み操作がどのワード
境界からでも開始できるようにする。 読出し操作の間、マルチプレクサ回路はバス回
線BSDT00〜15から受取つたモジユール識別情報
をアドレス・バス回線BSAD08〜23に与え戻すよ
うに条件付けられる。これは、回線BSDT00〜15
に与えられた信号をセクシヨン２０６の偶数デー
タ・レジスタ２０６−８にロードすることにより
行われる。これは更に、ブロツク２０９−４のア
ドレス・レジスタ・ラツチに対しバス回線
BSDT00〜15を介して送出されるモジユール識別
情報をロードする。これは本発明の理解と関係が
ないため、これ以上本文に説明しない。 前述の構成に関するこれ以上の情報について
は、関連出願「逐次のワードを整合させたアドレ
ス装置」を参照されたい。 データ制御セクシヨン２０６は、レジスタ２０
６−８，２０６−１０およびデータ出力マルチプ
レクサ回路２０６−１６，２０６−１８を含む。
これ等の回路は、セクシヨン２０４と２０７から
の信号の制御下で、セクシヨン２１０の奇数およ
び偶数のメモリ・ユニツト２１０−２０および２
１０−４０に関するデータの書込みおよび（又
は）読出しを可能にする。読出し操作サイクルの
間、オペランド又は命令信号が同時にユニツト２
１０−２０，２１０−４０から偶数および奇数の
データ・レジスタ２０６−８および２０６−１０
に読出される。書込み操作サイクルの間、オペラ
ンド信号はセクシヨン２０９から偶数および奇数
のデータ・レジスタ２０６−８，２０６−１０へ
ロードされ、セクシヨン２１０のメモリ・ユニツ
トに書込まれる。 図解を容易にするため、偶数および奇数のデー
タ・レジスタ２０６−８，２０６−１０は１つの
ブロツクとして示される。しかし、これ等のレジ
スタは実際に各ブロツクの点線により示される３
つの個々のレジスタからなつていることを理解す
べきである。その理由は多重レジスタが読出しお
よび書込みの両サイクルの間EDAC生成および訂
正論理回路を使用するために必要があるからであ
る。 これ等のレジスタの出力は共通に接続すること
が判る。読出し操作、書込み操作およびバイト書
込み操作の間データの適正に転送を行うため、適
当なレジスタは３状態制御により付勢される。本
文に説明するように、このようなレジスタは
Texas Instruments社製造のSN74S373により指
示される如きＤタイプ透過ラツチ回路から構成さ
れる。読出し操作の場合、これはバス１０から受
取られるアドレスID情報がブロツク２０９−４
のアドレス・ラツチに対して転送されることを可
能にする。本発明の目的のためには、適当なデー
タ・レジスタがメモリ要求の処理の間付勢され
る。 セクシヨン２０６は更に、エラー検出及び訂正
（EDAC）能力を含んでおり、各ワードは16デー
タ・ビツトと６検査ビツトを含み、この検査ビツ
トは、データ・ワード内の１つのビツト・エラー
を検出し訂正し、又はデータ・ワード内の２ビツ
ト・エラーを訂正を行わずに検出し通知するため
使用される。 EDAC能力はEDACエンコーダ／デコーダ回路
２０６−１２および２０６−１４により提供され
る。図示の如く、これ等の回路は偶数および奇数
のデータ・レジスタ２０６−８および２０６−１
０と接続する。読出しおよび書込み操作サイクル
の間、これ等回路は必要な符号および復号操作を
行う。このエンコーダ／デコーダ回路は構成的に
は公知と考えることができ、例えば1978年２月７
日発行の米国特許第4072853号に開示された回路
の形態をとる。 コントローラ・セクシヨンの詳細説明 本発明の理解に必要と考えられるセクシヨンの
みを本項で説明する。残るセクシヨンに関するこ
れ以上の内容については頭書の関連書願又は係属
中の米国特許出願「正規のメモリ操作と並行にリ
フレツシユ操作を実施するための装置を含む動的
メモリ・システム」を参照されたい。 セクシヨン２０４ 第４ａ図はセクシヨン２０４のタイミング回路
を更に詳細に示す。これ等回路は、構造的には公
知の図示しない遅延回路タイミング発生回路から
入力タイミング・パルス信号TTAP01010、
TTAP02010を受取る。タイミング発生回路は、
２進数１に切換えられる信号MYACR010に応答
して、１対の直列接続された200ナノ秒遅延回線
を介して一連のタイミング・パルスを生成する。
これ等のパルスは、ブロツク２０４の諸回路と関
連して、メモリ操作サイクルの間残りのセクシヨ
ンのためのタイミングを確立する。 更に、ブロツク２０４の諸回路は、セクシヨン
２０７から境界信号MYBNDY010、アドレス信号
LSAD22200およびLSAD22210を受取る。又セク
シヨン２１２は初期化信号INITMM100をセクシ
ヨン２０４に与える。本発明の目的のためには、
信号MYBNDY010は常に２進数１状態と考えるこ
とができる。信号MYBNDY010は、信号
RASINH010を２進数零に強制するNANDゲート
２０４−５に与えられる。直列に接続された
ANDゲート２０４−７は、初期化信号
INITMM100と、図示しないセクシヨン２０４内
の諸回路によつて発生されるリフレツシユ指令信
号REFCOM100とを組合せて信号RASINH000を
発生する。NANDゲート２０４−８は信号
RASINH000およびアドレス信号LSAD22210を組
合せて偶数行ストローブ禁止信号ERASIH000を
発生する。この信号は、信号TTAP01010から
ANDゲート２０４−１を介して得たタイミング
信号MRASTT010と組合わすためANDゲート２
０４−１０に与えられる。その結果の出力信号
MRASTE010は偶数スタツク・ユニツト２１０−
２０のRASタイミング入力に与えられる。 NANDゲート２０４−１４は、信号
RASINH000およびLSAD222000は組合せて奇数
行禁止信号ORASIH000を生じる。この信号はタ
イミング信号MRASTT010とANDゲート２０４
−１７内で組合わされて、行タイミング信号
MRAST0010を生成する。この信号は、奇数スタ
ツク・ユニツト２１０−４０のRASタイミング
入力に与えられる。 第４ａ図から判るように、ANDゲート２０４
−１１は、リフレツシユ指令が存在しない時（即
ち、信号REFCOM100＝０）、偶数データ・レジ
スタ２０６−８にタイミング信号MDECT000を
与える。同様に、ANDゲート２０４−１５はタ
イミング信号MDOCT000を奇数データ・レジス
タ２０６−１０に与える。ANDゲート２０４−
３，２０４−１８および２０４−２０と直列に接
続する遅延回路網２０４−１９は、タイミング信
号MCASTS010を生成する。信号MCASTS010は
偶数および奇数スタツク・ユニツト２１０−２０
および２１０−４０のCASタイミング入力に与
えられる。 セクシヨン２０７ 第４ｂ図はアドレス・セクシヨン２０７の種々
のセクシヨンを示す。図示の如く、セクシヨン２
０７は入力アドレス・セクシヨン２０７−１、ア
ドレス復号セクシヨン２０７−２、およびアドレ
ス・レジスタ・セクシヨン２０７−４を含む。入
力アドレス・セクシヨン２０７−１は、バス・ア
ドレス信号BSAD04110およびBSAD06110を受取
るブロツク２０７−１０の１組の手操作で選択可
能なスイツチを含む。これ等のスイツチは、上位
バス・アドレス・ビツトを選択し、これはシステ
ムが128Kメモリ・モジユール（即ち、モジユー
ルＡ〜Ｄ）の全部を含む時、上部／下部の256K
のメモリを選択する。メモリ・モジユールが64K
チツプを用いて構成される時、頂部スイツチが閉
位置におかれる。この状態は、上位バス・アドレ
ス・ビツトとしてアドレスビツト４（信号
BSAD04110）を選択する。16Kチツプに対して
は、他方のスイツチがアドレス・ビツト６を選択
する閉位置におかれる。 メモリ・モジユールが64Kチツプを使用すると
仮定しているため、頂部のスイツチは閉じられ他
のスイツチは開かれる。その結果の上位ビツト信
号BSADX6010は、その補数と最下位バス・アド
レス・ビツト22と21と伴にレジスタ２０７−１２
に記憶される。インバータ回路２０７−１４は補
数信号BSADX6000を生成する。これら４つの信
号は、アドレス・ストローブ信号ADDSTR000が
２進数零に強制される時、レジスタ２０７−１２
にロードされる。この状態は、メモリが使用中で
ある（即ち、バス・サイクル／メモリ要求を受入
れる）時に生じる。 レジスタ２０７−１２の出力は、セクシヨン２
０４と２０６のほかにセクシヨン２７０−２へ入
力として与えられる。より詳細には、最下位アド
レス・ビツト信号LSAD22210とLSAD21210は２
進数復号回路２０７−２０の入力端子に与えられ
る。その最下位ビツト・アドレス信号
LSAD22210およびインバータ回路２０７−２２
により生成されるその補数信号LSAD22200は、
セクシヨン２０４と２０６に与えられる。上位ビ
ツト信号LSADX6210は復号回路２０７−２０の
付勢／ゲート入力端子に与えられる。補数信号
LSADX6200は、アドレス信号LSAD22210と
LSAD21210と共に、別の復号回路（図示せず）
の付勢／ゲート入力に与えられる。この復号回路
を省略したのは、説明しているコントローラが２
つのメモリ・モジユールを含むと仮定しているた
めである。これは、上位アドレス信号
LSADX6210が常に２進数零であることを意味す
る。従つて、復号回路２０７−２０は常に動作付
勢される。 ４つの復号出力DECOD0000乃至DECOD3000
の各々はNANDゲート２０７−２４乃至２０７−
３０の異なる対に接続する。零復号信号
DECOD0000は０行および１行のアドレス・スト
ローブ信号を生成するNANDゲート２０７−２４
と２０７−２６の入力に接続することが判る。同
様に、１復号信号DECOD1000は、１行および２
行のアドレス・ストローブ信号を生じるNANDゲ
ート２０７−２６と２０７−２８の入力に接続す
る。次の逐次復号信号DECOD2000は、次の対の
逐次行アドレス・ストローブ信号を生成する２つ
のNANDゲートに接続する。最後に、最終復号信
号DECOD3000は、３行および０行のアドレス・
ストローブ信号を生成するNANDゲート２０７−
３０および２０７−２４に接続する。 図示の如く、偶数行アドレス・ストローブ信号
DRAST0010乃至DRAST2010は偶数スタツク・
ユニツト２１０−２０のRAMチツプに与えられ
る。奇数行アドレス・ストローブ信号
DRAST1010乃至DRAST3010は奇数スタツク・
ユニツト２１０−４０のRAMチツプに与えられ
る。 セクシヨン２０７のアドレス・レジスタ・セク
シヨン２０７−４を含めてあるのは完全を期すた
めである。このセクシヨンのこの装置は、前掲の
係属中の米国特許出願「逐次のワードを整合させ
たアドレス装置」の主題の一部をなす。従つて、
このセクシヨンについては、本発明の完全な理解
のため必要な程度に論述した。 第４ｂ図によれば、行アドレス・レジスタ２０
７−４０と列アドレス・レジスタ２０７−４２の
異なる段に対する入力として、バス・アドレス信
号がBSAD5210乃至BSAD20210が第３図のブロツ
ク２１４のバス・レシーバ回路を介して与えられ
る。両方のレジスタの付勢ゲート入力端子はセク
シヨン２０４からメモリ使用中信号MEMBUZ010
を受取るよう接続される。行アドレス・レジスタ
２０７−４０のOC入力端子は、信号
INITMM000、REFCOM000およびMCASTT010
に応答してANDゲート２０７−４４、インバー
タ回路２０７−４６、NANDゲート２０７−４７
によつて生成されるタイミング信号MRASCT000
を受取るように接続される。列アドレス・レジス
タ２０７−４２のOC入力端子は、信号
INITMM000、REFCOM000およびMCASTT010
に応答してNANDゲート２０７−４４および
NANDゲート２０７−５０により生成されるタイ
ミング信号MCASCT000を受取るように接続され
る。 アドレス・レジスタ２０７−４０および２０７
−４２の各々は、Texas Instruments社製の
SN74S373の如きＤタイプ透過ラツチ回路から構
成される。これらレジスタ回路は、Ｇ入力端子が
２進数１である間Ｑ出力端子における信号がＤ入
力端子に与えられる信号に追随することを意味す
る上で透過性である。第４ｂ図から判るように、
各組のレジスタの異なるアドレス出力端子は、こ
れ等アドレス信号の多重化を可能にするためワイ
アドOR装置に共通に接続される。このような多
重化操作は、レジスタ２０７−４０と２０７−４
２の出力制御（OC）入力端子に与えられる信号
の状態を制御することにより達成される。 詳細には、出力制御（OC）端子は、回路２０
７−４４および２０７−５０により制御される謂
ゆる３状態動作を可能にする。信号MRASCT000
およびMCASCT000の各々が２進数１の状態にあ
る時、この状態はこのレジスタＱ出力端子にアド
レス信号が与えられることを禁止する。しかし、
この動作はレジスタ・フリツプフロツプのラツチ
動作に依存する。更に、セクシヨン２０７−４は
構造的に公知４ビツトの２進全加算回路２０７−
５４を含む。この加算回路２０７−５４は下位の
アドレス・ビツト20乃至17を１だけ増分するよう
に接続される。更に詳細に説明すれば、入力端子
Ａ１〜Ａ８は信号MADD00110乃至MADD03110
を受取る。２進数零の信号は入力端子Ｂ１〜Ｂ８
に与えられる。ANDゲート２０７−５６は、最
下位アドレス信号LSAD22210とLSAD21210、信
号INTREF000およびタイミング信号DLY060010
の各状態の関数としてキヤリー・イン信号
MADDUC010を生成する。 加算回路の和端子Ｓ１〜Ｓ８に現われる増分さ
れた出力信号MADD00111乃至MADD0311が、ア
ドレス・バツフア回路２１０−２６を介して第４
ｃ図の偶数スタツクRAMチツプに与えられる。
同じことが信号MADD04010乃至MADD07010に
も妥当する。第４ｃ図の奇数スタツクRAMチツ
プは、アドレス・バツフア回路２１０−４６を介
してアドレス信号MADD0010乃至MADD07010が
受取るよう接続される。 メモリ・ユニツト２１０−２０および２１０−４
０（第４ｃ図） 前述の如く、ブロツク２１０−２０と２１０−
４０の偶数および奇数ワード・スタツクは第４ｃ
図において更に詳細に示される。これ等のスタツ
クは、図示の如く２行に配された各行の22個の
64K×１ビツトRAMチツプを含む。これらチツ
プおよび関連するゲート回路は小ボード上に取付
けられる。各々の小ボードは４つの２入力正
NANDゲート（例、２１０−２００乃至２１０−
２０６、および２１０−４００乃至２１０−４０
６）を含み、これ等はセクシヨン２０４から行お
よび列タイミング信号を、又セクシヨン２０７か
らは行復号信号を受取るように接続される。本発
明の理解に関係するこれ等のチツプの端子のみを
示す。図示しない残りの端子は従来の方法で接続
される。これ以上の内容については、本願と同じ
譲受人に譲渡された1978年７月３日出願のC.M.
Nibby、Jr.およびW.Panepinto、Jr.の係属中の米
国特許出願921292号「回転チツプ選択の方法およ
び装置」を参照されたい。 作用の説明 第１図乃至第６ｂ図に関して、特に第５図のタ
イミング図に関して本発明の望ましい実施態様の
作用について以下に説明する。ユニツト２１０−
２および２１０−４の各々は第４ｃ図に示す如く
単一の128Kのスタツク・メモリ・ユニツトを含
むものと仮定する。ユニツト２１０−２および２
１０−４の各々は、その相方共同数のスタツク・
ユニツトでも含むことを前提としてどんな数のス
タツク・ユニツトでも含むことができる。 第５図に関し作用の例を説明する前に、最初に
第６ａ図を参照されたい。この図は、各々のメモ
リ読出し要求又はメモリ書込み要求の一部として
メモリ・サブシステムに与えられるメモリ・アド
レスについてその書式を示す。上位／最上位ビツ
ト位置は、その要求を処理するメモリ・モジユー
ル／コントローラを識別するよう符号化されてい
る。アドレス・ビツト４は、コントローラ・メモ
リのどちら256K半部（即ち、上半部又は下半
部）がアクセスされているかを選択するのに使用
される。メモリ・サブシステム２０が256Kを含
むと仮定しているので、アドレス・ビツト４は２
進零である。これ等のアドレス・ビツトは、メモ
リ・サブシステムの諸回路によつて処理され、従
つてRAMチツプには与えられない。処理動作
は、前掲の係属中の各米国特許出願において開示
した如き公知の方法で進行する。 アドレス・ビツト５〜20は、アドレスされる
RAMチツプ内の22ビツトの記憶場所のアドレス
を指定する。以下本文に更に詳細に説明するよう
に、これ等の16アドレス・ビツトは８アドレス入
力に多重化され、ブロツク２１０−２６および２
１０−４６のアドレス・バツフア回路を介して第
４ｃ図のRAMチツプのアドレス入力端子Ａ０〜
Ａ７に与えられる。 本発明の教示によれば、最下位アドレス・ビツ
ト21〜22は、RAMチツプのどの行がアドレス指
定されるかを選択するよう符号化されている。以
下に更に詳細に説明するように、これ等のビツト
は復号され、使用されて１対の行アドレス・スト
ローブ（RAS）信号を生成し、これらは８ビツ
トの行アドレスを各メモリ・スタツク内のRAM
チツプの所望行にラツチする。 第５図は、１つのメモリ操作サイクルの間、セ
クシヨン２０７と２０４の諸回路によつて生成さ
れる種々のタイミング信号および制御信号間の関
係を示している。第５図から、示された各種信号
は、メモリ操作サイクルを開始する信号
MYACKR１０を基準にすることが判る。サブシ
ステム２０は第６ａ図の書式のアドレスを含むメ
モリ指令を受取るものとする。その結果、信号
MYACKR010を２進数１に切換える。信号
MYACKR010はブロツク２０４は諸回路にメモ
リ使用中信号MEMBUZ10を２進数１の状態へ強
制させて、メモリ・サブシステムがメモリ操作サ
イクルを開始したこと（即ち、メモリ使用中）を
表わす。 メモリ使用中信号MEMBUZ010に応答して、バ
ス・アドレス信号BSAD05210乃至BSAD20210は
行アドレス・レジスタ２０７−４０および列アド
レス・レジスタ２０７−４２にロードされる。
又、信号MEMBUZ010は第４ｂ図の信号
ADDSTR000を２進数零に切換える。この状態
は、信号BSADX6010に加えて最下位アドレス・
ビツト信号BSAD22110およびBSAD21110をレジ
スタ２０７−１２にロードする。 第４ｂ図から判るように、記憶されたアドレス
信号LSAD22210およびLSAD21210は、信号
LSADX6210により動作付勢される復号回路２０
７−２０によつて復号される。例として、アドレ
ス・ビツト５〜20は全て零であるものと仮定す
る。従つて、復号回路２０７−２０は零復号信号
DECOD0000を２進数零に強制する。この信号は
NANDゲート２０７−２４と２０７−２６を条件
付けて信号DRAST0010およびDRAST1010を２
進数１に強制する。従つて、零のこの復号は、行
アドレス・ストローブ信号の対の同時発生をもた
らす。第４ｃ図から判るように、信号
DRAST0010は偶数ワード・スタツク２１０−２
０のNANDゲート２１０−２０６への１つの入力
として与えられる。信号DRAST1010は奇数ワー
ド・スタツク２１０−４０のNANDゲート２１０
−４０６へ１つの入力として与えられる。タイミ
ング信号MRASTE010およびMRAST0010が生成
されると、NANDゲート２１０−２０６および２
１０−４０６はそれ等の出力を２進数零に強制す
る。この結果更に、アドレス・バツフア回路を介
してスタツク２１０−２０および２１０−４０内
の両方のRAMチツプ行の端子Ａ０〜Ａ７に与え
られる行アドレス信号を記憶する。 更に詳細に述べれば、第４ａ図のタイミング回
路は、信号MYACKR010に応答して操作サイク
ルを開始し、この間タイミング信号TTAP01010
およびTTAP02010が生成される。これ等の信号
は、ゲート２０４−１，２０４−３，２０４−１
０および２０４−１７に、第５図に示す時間に信
号MRASTT010、MCASTT010、MTASTE010お
よびMRAST0010をそれぞれ生成させる。前述の
如く、行タイミング信号MRASTE010と
MRAST0010は、行復号信号の対応するもの
DRAST0010とDRAST1010と共に偶数および奇
数行アドレス・ストローブ信号を生成し、これら
はRAMチツプの両方の行のRAS端子に与えられ
る。この時、信号MCASTT010は２進数零であ
る。第４ｂ図から判るように、NANDゲート２０
７−４７からの出力信号MRASCT000はこの時
（即ち、信号MCASTT010が２進数零である時）
２進数零である。この状態は、行アドレス・レジ
スタ２０７−４０を条件付けて、その入力側のバ
ス・アドレス信号をその出力端に与えさせる。従
つて、両方のRAMチツプ行は、端子Ａ０〜Ａ７
に与えられる８ビツト行アドレス信号をラツチ即
ち記憶する。 第４ａ図から判るように、タイミング信号
MCASTT010は、遅延回路網２０４−１９、ゲー
ト２０４−１８および２０４−２０に第５図に示
す時間に信号MCASTS010を発生させる。信号
MCASTS010はNANDゲート２１０−２００，２
１０−２０４，２１０−４００，２１０−４０６
を介して与えられる。この結果、列アドレス・ス
トローブ信号がRAMチツプの行のCAS端子に与
えられる。従つて、RAMチツプの行は端子Ａ０
乃至Ａ７に与えられる８ビツトの列アドレス信号
をラツチ即ち記憶する。 第４ｂ図から判るように、上記アドレスは列ア
ドレス・レジスタ２０７−４２のバス・アドレス
内容と対応する。即ち、信号MCASTT010が２進
数１に切換る時、信号MRASCT000および
MCASCT000はそれぞれ２進数１と２進数零に切
換る。その結果は、バス・アドレス信号
BSAD05210およびBSAD07210乃至BSAD13210が
レジスタ２０７−４２の出力端子に与えられる。
同時に、レジスタ２０７−４０はバス・アドケス
信号をその出力端子に与えることを禁止される。 考察中の例においては、単一の全ての零のメモ
リ・アドレスは、その行および列のアドレスによ
り規定される第６ｂ図のワード０およびワード１
を記憶する記憶場所の内容をアクセスさせる。こ
のため、信号MDECT000およびMDOCT000に応
答してそれぞれ偶数データ・レジスタ２０６−８
と奇数データ・レジスタ２０６−１０とにワード
０とワード１がロードされる結果となる。こゝか
ら、ワード０およびワード１は、データ出力マル
チプレクサ回路２０６−１６および２０６−１８
を介して第３図の回線MUXD00〜15および
MUXD16〜31に与えられる。第５図から判るよ
うに、セクシヨン２０４の諸回路がメモリ使用中
信号MEMBUZ010を２進数零に切換える時、メモ
リ操作サイクルが完了する。 中央処理ユニツト４０が別のメモリ要求を生成
するものと仮定する。この要求はビツト０〜20に
対して同じ値を有するアドレスを含む。しかし、
ビツト21〜22は「01」の値をとるものと仮定す
る。従つて、第６ｂ図のワード１および２をバス
１０に読出すことが望まれている。 本発明によれば、別の操作サイクルが実施さ
れ、その間第５図に示したものと類似の一連の信
号が生成される。しかし、復号行アドレス信号
DRAST0010とDRAST1010の代りに信号
DRAST1010とDRAST2010がそれぞれ生成され
る。 これは下記の如く行われる。第４ｂ図によれ
ば、最下位アドレス・ビツトの値「01」が復号回
路２０７−２０をして「１」復号出力信号
DECOD1000を２進数零に強制する。この状態
は、更に、NANDゲート２０７−２６と２０７−
２８をして信号DRAST1010とDRAST2010を同
時に２進数１に強制させる。 従つて、信号DRAST1010およびDRAST2010
は、タイミング信号MRASTE010および
MRAST0010と共に、端子Ａ０〜Ａ７に与えられ
る行アドレス信号を奇数および偶数メモリ・ユニ
ツト２１０−４０および２１０−２０の行１およ
び行２のRAMチツプにロードする。 列アドレス信号のローデイングに続いて、第６
ｂ図のワード１および２はそれぞれ奇数および偶
数データ・レジスタ２０６−１０および２０６−
８に読出される。 メモリ要求の最下位アドレス・ビツト21〜22が
値「10」を有する時、第６ｂ図のワード２および
３はバス１０に読出される。再び、メモリ操作サ
イクルが実行され、その間メモリ・サブシステム
２０が第５図に示されたものと類似の別の一連の
信号を生成する。しかし、信号DRAST2010およ
びDRAST3010は復号行アドレス信号
DRAST1010およびDRAST2010の代りに生成さ
れる。 更に詳細には、第４ｂ図の復号回路２０７−２
０は「２」復号出力信号DECOD2000を２進数零
に強制する。これは更に、NANDゲート２０７−
２８および２０７−３０をして信号DRAST2010
およびDRAST3010を同時に２進数１にさせる。 従つて、信号DRAST2010およびDRAST3010
は、タイミング信号MRASTE010および
MRAST0010と共に、端子Ａ０〜Ａ７に与えられ
た行アドレス信号を偶数および奇数のメモリ・ユ
ニツト２１０−２０および２１０−４０の行２お
よび３のRAMチツプにロードする。その後、第
６ｂ図のワード２および３がバス１０に読出され
る。 最下位アドレス・ビツト値00乃鹿10に対して、
RAMチツプ・アドレス・ビツト５−20は同一で
ある。しかし、最下位アドレス・ビツトが値
「11」を有する時、第６ｂ図のワード３および４
がバス１０に読出されることが必要である。これ
を実施するため、偶数メモリ・ユニツト２１０−
２０に与えられるチツプ・アドレス・ビツトを１
だけ増分することが必要である。 更に詳細に述べれば、最下位アドレス・ビツト
値「11」は、復号回路２０７−２０に「３」復号
出力信号DECOD3000を２進数零に強制させる。
この状態は、更に、NANDゲート２０７−３０お
よび２０７−２４に信号DRAST3010および
DRAST0010を同時に２進数１に強制させる。 従つて、信号DRAST3010およびDRAST0010
は、タイミング信号MRAST0010および
MRASTE010と共に、端子Ａ０〜Ａ７に与えられ
る行アドレス信号をメモリ・ユニツト２１０−２
０および２１０−４０の行０および行３のRAM
チツプにロードする。しかし、行０のRAMチツ
プの端子Ａ０〜Ａ７に与えられる行アドレス信号
は、最下位アドレス・ビツト21〜22が値「11」を
有する時、加算回路２０７−５４によつて１つだ
け増分されることが判る。行３のRAMチツプ
は、増分されない行アドレス・ビツトを受取る。 従つて、第６ｂ図のワード３および４はアクセ
スされてバス１０に読出される。メモリ・ユニツ
ト２１０−２０および２１０−４０の残りのワー
ドは前述の方法でアクセスされる。 効 果 前述の説明から、本発明の望ましい実施態様の
装置および方法がいかにして最小限の複雑さで２
倍ワード・アクセスを行うことができるかが判
る。最下位のアドレス・ビツトにアクセスすべき
チツプ行を指定させることにより、別の増分およ
び復号操作を行う必要もなく、ゲート回路は、偶
数および奇数の両方のRAMチツプ行のアクセス
のための対をなす行アドレス・ストローブ信号を
同時に生成するように相互に接続することができ
る。 当業者にとつては、図示した実施態様に対して
多くの変更例が可能であることが判るであろう。 例えば、本発明の逐次復号装置はどんな行数の
チツプを有するメモリ・モジユール・ユニツトと
でも共に使用することができる。又、本発明は任
意の数のメモリ・モジユール・ユニツト内部の対
応する数の記憶場所をアクセスするのにも使用す
ることができる。同じく、本発明はどのメモリ・
モジユール・ユニツトのどのワードからでもアド
レス指定が始まるのを可能にする。即ち、４モジ
ユール・システムは下記の如く構成される。即
ち、 モジユール０はワード０，４，………を含む モジユール１はワード１，５，………を含む モジユール２はワード２，６，………を含む モジユール３はワード３，７，………を含む 最下位ビツト数は２から３迄増やされる。この
ため、前に述べたものと同様な方法で８個の４入
力NANDゲートに接続されることになる８つの復
号回路出力を提供することになる。例えば、復号
回路出力０はNANDゲート０〜３と接続し、復号
路出力１はNANDゲート１〜４と接続し………の
如くになる。行アドレス選択信号０および４はモ
ジユール０内のチツプ行と接続し、選択信号１お
よび５はモジユール１内のチツプ行と接続し……
…の如くになる。 このモジユール構成においては、値000を有す
るよう符号化された最下位アドレス・ビツトはワ
ード０乃至３を選択し、一方アドレス・ビツト値
001はワード１乃至４を選択することになる。 法規に従つて本発明の最良の形態について説明
したが、頭書の特許請求の範囲に記載された如き
本発明の主旨から逸脱することなくある変更が可
能であり、ある場合には本発明のある特徴のみを
他の特徴を対応的に用いることなく用いることも
可能である。 【図面の簡単な説明】 第１図は本発明の諸原理を包含するシステムの
ブロツク図、第２図は第１図のメモリ・サブシス
テムと接続するシステム・バス１０の諸回路を示
す詳細図、第３図は第１図のメモリ・サブシステ
ムを示すブロツク図、第４ａ図乃至第４ｃ図は第
３図のメモリ・サブシステム２０の各部を示す更
に詳細な図、第５図は本発明の作用の説明に使用
されるタイミング図、第６ａ図は第１図のメモ
リ・サブシステムに与えられるアドレスの書式
図、および第６ｂ図は第１図のメモリ・モジユー
ルの構成を示す図である。 １０……多回線バス、２０，３０……メモリ・
サブシステム、４０……中央処理ユニツト
（CPU）、２００，３００……メモリ・コントロ
ーラ、２０４……タイミング・セクシヨン、２０
５……リフレツシユ制御セクシヨン、２０６……
データ制御セクシヨン、２０７……アドレス・セ
クシヨン、２０８……読出し／書込み制御セクシ
ヨン、２０９……データ入力セクシヨン、２１０
……メモリ・セクシヨン、２１１……バス制御回
路セクシヨン、２１２……メモリ初期設定回路セ
クシヨン。

Claims (1)

1. 【特許請求の範囲】 １ Ｎデータ・ワードを並列に伝送するデータ・
   バス１０と、データ・ワードを記憶しかつ前記Ｎ
   データ・ワードの１つを保持するメモリの記憶場
   所のみの多ビツト・アドレス（第６ａ図）を受け
   る時前記Ｎデータ・ワードを供給するアドレス指
   定可能なメモリ２１０と、を含み、前記多ビツ
   ト・アドレスが最下位ビツトの組と最上位ビツト
   の組とを有する、システムにおいて、前記メモリ
   からの前記Ｎデータ・ワードに対する同時アクセ
   スを提供する装置が、 (イ) データ・ワードを記憶するため複数の独立に
   アクセス可能かつアドレス指定可能な記憶場所
   のブロツク（第４ｃ図）に構成された前記メモ
   リであつて、前記複数のブロツクは前記多ビツ
   ト・アドレスの前記最下位ビツトの組により指
   定され、かつ前記複数のブロツクの各々は、前
   記多ビツト・アドレスの前記最上位ビツトの組
   により共通に指定される連続的にアドレス指定
   される記憶場所を有していること、 (ロ) 前記複数のブロツクの各々に対する個々のブ
   ロツク・アドレス制御信号（DRAST0010〜
   3010）を選択的に与えるブロツク選択回路２０
   ７−２であつて、該ブロツク選択回路は、前記
   アドレスの前記最下位ビツトの組
   （BSAD21110、22110）に応答して、Ｎ個の
   別々の対応するブロツク・アドレス制御信号を
   同時に与えること、 (ハ) 前記複数のブロツクの各々に対する論理ゲー
   ト素子２１０−２０２，２１０−２０６，２１
   ０−４０２，２１０−４０６であつて、各該論
   理ゲート素子は、前記ブロツク選択回路により
   与えられる前記の対応するブロツク・アドレス
   制御信号を受けるように接続されており、前記
   論理ゲート素子は、前記の対応するブロツク・
   アドレス制御信号の発生に応答して、前記対応
   するブロツクをして、前記アドレスの前記最上
   位ビツトの組（BSAD05〜20）をアドレスとす
   る前記ブロツクの記憶場所に保持された前記デ
   ータ・ワードを送るようにさせること、 (ニ) 各前記ブロツクが送る前記データ・ワードを
   受けかつこのデータ・ワードを前記データ・バ
   スに並列に送るように結合された伝送チヤンネ
   ル２０６−８，２０６−１２，２０６−１６，
   ２０６−１０，２０６−１４，２０６−１８、 から成ることを特徴とする装置。