JPS6260200A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6260200A JPS6260200A JP60198522A JP19852285A JPS6260200A JP S6260200 A JPS6260200 A JP S6260200A JP 60198522 A JP60198522 A JP 60198522A JP 19852285 A JP19852285 A JP 19852285A JP S6260200 A JPS6260200 A JP S6260200A
- Authority
- JP
- Japan
- Prior art keywords
- address
- contents
- memory
- circuit
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体記憶装置に係わり、特にα線等により
誘発されるソフトエラーを検出訂正する回路を有する半
導体集積回路装置に関する。
誘発されるソフトエラーを検出訂正する回路を有する半
導体集積回路装置に関する。
ノットエラー救剤用に半導体記憶装置のチップ内に誤り
検出・訂正回路を搭載した試作品は、いくつか発表され
ている。それらは、いずれも１つのＸアドレスで選択さ
れるメモリーセル群をいくつかの小ブロックに分割し、
その小ブロツク毎に単数又は複数個の冗長ビットメモリ
セルを付加し、書込み時に、当該メモリーセルのみなら
ず、対応する冗長ビットメモリーセルにも一定の規則で
計算された情報を記憶しておき、読み川した時に上記小
ブロツク内のメモリーセル群とそれらに付随する冗長ビ
ットメモリセル群の情報を検査し、誤りが検出されたと
きは訂正し再書込みするように設計されている。ここで
、前記誤り検出・訂正動作を記憶装置の通常の動作サイ
クルに如何に組み込むかという点については、いくつか
提案されているが、それらは以下に示すような問題点を
もっている。すなわちデータ読み出し時にのみ、そのセ
ルデータの正誤を判断し誤りが検出されたときは訂正し
た正しいデータを出力するような方式では、書込まれて
から長時間読み出されず放ｆｉｔされているセルデータ
はエラーとなる確率が増大し、前記小ブロツク内のメモ
リーセル群中のエラービット数が内蔵されている誤り訂
正回路の能力で訂正可能な許容ビット数を越える確率が
増大し、半導体記憶装置の信頼性が低下してしまう。更
に、データの出力は、前記誤り検出訂正動作を経てから
行なわれる為アクセスタイムの増大を引き起こす。これ
らに対処する為、ダイナミック凰半導体集積回路装置で
は、定期的に行なわれるリフレッシュ動作時に誤り検出
・訂正動作を行なう方式かめる。ただし、リフレックエ
動作では、Ｘアドレスのみ順次指定されるがＸアドレス
の指定はない。
検出・訂正回路を搭載した試作品は、いくつか発表され
ている。それらは、いずれも１つのＸアドレスで選択さ
れるメモリーセル群をいくつかの小ブロックに分割し、
その小ブロツク毎に単数又は複数個の冗長ビットメモリ
セルを付加し、書込み時に、当該メモリーセルのみなら
ず、対応する冗長ビットメモリーセルにも一定の規則で
計算された情報を記憶しておき、読み川した時に上記小
ブロツク内のメモリーセル群とそれらに付随する冗長ビ
ットメモリセル群の情報を検査し、誤りが検出されたと
きは訂正し再書込みするように設計されている。ここで
、前記誤り検出・訂正動作を記憶装置の通常の動作サイ
クルに如何に組み込むかという点については、いくつか
提案されているが、それらは以下に示すような問題点を
もっている。すなわちデータ読み出し時にのみ、そのセ
ルデータの正誤を判断し誤りが検出されたときは訂正し
た正しいデータを出力するような方式では、書込まれて
から長時間読み出されず放ｆｉｔされているセルデータ
はエラーとなる確率が増大し、前記小ブロツク内のメモ
リーセル群中のエラービット数が内蔵されている誤り訂
正回路の能力で訂正可能な許容ビット数を越える確率が
増大し、半導体記憶装置の信頼性が低下してしまう。更
に、データの出力は、前記誤り検出訂正動作を経てから
行なわれる為アクセスタイムの増大を引き起こす。これ
らに対処する為、ダイナミック凰半導体集積回路装置で
は、定期的に行なわれるリフレッシュ動作時に誤り検出
・訂正動作を行なう方式かめる。ただし、リフレックエ
動作では、Ｘアドレスのみ順次指定されるがＸアドレス
の指定はない。
従ってこの種の方式では、誤り検出参訂正を行なうＸア
ドレスを指定する為に、例えば、前記マトリクス状に配
列してあるメモリセルのＸ方向の数が２”（ｎｘは自然
数）のとき、ｎｘ段のカウンターによりｚｎＸ回のリフ
レッシュ要求毎に前記Ｘアドレスを１つずつ進めるカウ
ンターを内蔵している。
ドレスを指定する為に、例えば、前記マトリクス状に配
列してあるメモリセルのＸ方向の数が２”（ｎｘは自然
数）のとき、ｎｘ段のカウンターによりｚｎＸ回のリフ
レッシュ要求毎に前記Ｘアドレスを１つずつ進めるカウ
ンターを内蔵している。
この方式によれば、ユーザーが定期的に、且つ、Ｘアド
レスを必ず連続的にスキャンニングするようなリフレッ
シュ方式を採っていれば全メモリセルの記憶情報は定期
的に誤り検出・訂正動作を受けることができる。しかし
ながら、この方式でも次のような問題がある。第１にリ
フレッシュ時のＸアドレスの指定は必ず連続的に行なわ
なければならないという大きな制約が加わる。第２に、
読み出しサイクルでは、Ｘアドレスカウンターを動作き
せることかできず、エラービット救済の為のＹ方向の掃
引は行なわれない。従って、従来のダイナミック型ＲＡ
Ｍの使用法として全く問題のなかった１読み出しサイク
ルによるリフレッシュサイクルの代用”を行なうとエラ
ービット数の増大を引き起すことになる。
レスを必ず連続的にスキャンニングするようなリフレッ
シュ方式を採っていれば全メモリセルの記憶情報は定期
的に誤り検出・訂正動作を受けることができる。しかし
ながら、この方式でも次のような問題がある。第１にリ
フレッシュ時のＸアドレスの指定は必ず連続的に行なわ
なければならないという大きな制約が加わる。第２に、
読み出しサイクルでは、Ｘアドレスカウンターを動作き
せることかできず、エラービット救済の為のＹ方向の掃
引は行なわれない。従って、従来のダイナミック型ＲＡ
Ｍの使用法として全く問題のなかった１読み出しサイク
ルによるリフレッシュサイクルの代用”を行なうとエラ
ービット数の増大を引き起すことになる。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、従来の半導体記憶装置の使用条件にな
んら付加的な制限を加えることなくチップ内へのソフト
エラーの蓄積を妨ぐ、自己誤り検出・訂正機能を備えた
半導体記憶装置を提供することにある。
とするところは、従来の半導体記憶装置の使用条件にな
んら付加的な制限を加えることなくチップ内へのソフト
エラーの蓄積を妨ぐ、自己誤り検出・訂正機能を備えた
半導体記憶装置を提供することにある。
本発明の骨子は、メモリーマトリクスのＸアドレス毎に
Ｘアドレスカウンターを設け、任意のＸアドレス人力に
対し、それに対応するＸアドレスカウンターで指定され
る同−Ｘアドレス上のセル群内のデータを誤り訂正回路
を使って訂正することにある。
Ｘアドレスカウンターを設け、任意のＸアドレス人力に
対し、それに対応するＸアドレスカウンターで指定され
る同−Ｘアドレス上のセル群内のデータを誤り訂正回路
を使って訂正することにある。
すなわち本発明は、複数個のメモリセルをＸ方向とＹ方
向にマトリクス状に配列してなる半導体記憶装置におい
て、各Ｘアドレス毎にそのＸアドレスの１回の入力につ
き内容が１進むＸアドレスのカウンターを備え、Ｘアド
レスの入力に対し。
向にマトリクス状に配列してなる半導体記憶装置におい
て、各Ｘアドレス毎にそのＸアドレスの１回の入力につ
き内容が１進むＸアドレスのカウンターを備え、Ｘアド
レスの入力に対し。
そのＸアドレスとＸアドレスカウンターの出力によって
指定されるメモリーセル内のデータの誤りを訂正するよ
うにしたものである。
指定されるメモリーセル内のデータの誤りを訂正するよ
うにしたものである。
本発明によれば、メモリマトリクス上で誤り訂正機能を
適用するメモリセルのＹ方向の掃引は。
適用するメモリセルのＹ方向の掃引は。
各Ｘアドレス毎に独立に行なわれる為、従来のダイナミ
ック整ＭＭの使用規定にある「一定周期内に全Ｘアドレ
ス入力を行なう」という最小限の条件下におくだけで、
定期的に全メモリセルのデータの誤りを訂正することが
できる。従って、従来装置と全く同じ使用条件でありな
がら、ソフトエラー率の極めて小さい半導体記憶装置が
実現できる。
ック整ＭＭの使用規定にある「一定周期内に全Ｘアドレ
ス入力を行なう」という最小限の条件下におくだけで、
定期的に全メモリセルのデータの誤りを訂正することが
できる。従って、従来装置と全く同じ使用条件でありな
がら、ソフトエラー率の極めて小さい半導体記憶装置が
実現できる。
以下１本発明の詳細をダイナミック型ＲＡＭ（以下ＤＲ
１％Ｍ）を例にとり、図示の実施例によって説明する。
１％Ｍ）を例にとり、図示の実施例によって説明する。
第１図は１本発明の一実施例に係わる誤り検出訂正回路
を内蔵したダイナミック型ＲＡＭの基本構成を示す図で
ある。ＤＲＡＭでは、ロー・アドレス（Ｘアドレス）の
入力信号をロー・デコーダー１７でデコードし１本のワ
ード（ＷＬ）２０を立上げ、それにつながるメモリーセ
ルの記憶情報をビット線（ＢＬ） ２１に出力し、それ
をセンスアンプで増幅・ラッチする。ここで１本のワー
ド線につながっている２ ｎｙ（ｎ）Ｆは自然数）個の
メモリーセルを２ｍ（ｍは０くｍ＜ｎ）’の整数）個ず
つの符号ブロック１８に分割し、その符号ブロック内で
誤り検出・訂正用の符号語を形成する。すなわち符号ブ
ロック１８には、情報ビット記憶用メモリセルと検査ビ
ット記憶用メモリセルとを含む。１本のワード線には、
この符号ブロック２ｎ）’−ｍ個に加え、誤り検出訂正
回路に入力するブロックを選択する為のカウンター情報
を記憶しておくメモリーセル列１９を接続する。このカ
ウンター用メモリーセルの数は、誤り検出・訂正回路の
回路方式や符号語の種類によって異なるが、例えば符号
語としてハミングコードを用いた場合、１回の誤り検出
訂正動作によって符号ブロック内の全データをチェック
可能な為、 １０ｇ２（符号ブロックの数）＝ｎｙ−
ｍ （イｐ」） でよい。このカウンター情報記憶用メモリーセルの数は
、情報ビット記憶用メモリセルの数に比べ十分少ないた
めそれを付加する事によるチップ面積の増大はほとんど
無視できる。
を内蔵したダイナミック型ＲＡＭの基本構成を示す図で
ある。ＤＲＡＭでは、ロー・アドレス（Ｘアドレス）の
入力信号をロー・デコーダー１７でデコードし１本のワ
ード（ＷＬ）２０を立上げ、それにつながるメモリーセ
ルの記憶情報をビット線（ＢＬ） ２１に出力し、それ
をセンスアンプで増幅・ラッチする。ここで１本のワー
ド線につながっている２ ｎｙ（ｎ）Ｆは自然数）個の
メモリーセルを２ｍ（ｍは０くｍ＜ｎ）’の整数）個ず
つの符号ブロック１８に分割し、その符号ブロック内で
誤り検出・訂正用の符号語を形成する。すなわち符号ブ
ロック１８には、情報ビット記憶用メモリセルと検査ビ
ット記憶用メモリセルとを含む。１本のワード線には、
この符号ブロック２ｎ）’−ｍ個に加え、誤り検出訂正
回路に入力するブロックを選択する為のカウンター情報
を記憶しておくメモリーセル列１９を接続する。このカ
ウンター用メモリーセルの数は、誤り検出・訂正回路の
回路方式や符号語の種類によって異なるが、例えば符号
語としてハミングコードを用いた場合、１回の誤り検出
訂正動作によって符号ブロック内の全データをチェック
可能な為、 １０ｇ２（符号ブロックの数）＝ｎｙ−
ｍ （イｐ」） でよい。このカウンター情報記憶用メモリーセルの数は
、情報ビット記憶用メモリセルの数に比べ十分少ないた
めそれを付加する事によるチップ面積の増大はほとんど
無視できる。
以下、第２図に示すタイミングチャートによって本方式
の誤り検出訂正動作の概略を説明する。
の誤り検出訂正動作の概略を説明する。
まずＲＡＳ（ローアドレス・ストローブ信号）の降下エ
ツジのによりアドレスビンより入力されるローアドレス
を取り込み、それによって選択されるワード＠（ＷＬ）
を立上げ■、各ピッ） ａｌｌ （ＢＬ）にメモＩＪ−
１＝ルの情報を出力する。センス・アンプを動作させ、
ビット線信号を増幅しラッチする０゜カウンター用のビ
ット線信号をデコードし、１つの符号ブロックに存する
ビット線群をエラー検出・訂正用Ｉ１０線に接続する０
゜誤り検出・訂正回路を動作させ、もし検査ビット中に
誤りがあれば、訂正し正しいデータを再書込みする［Ｆ
］。この誤り検出・訂正動作中にカウントアツプ回路に
よりカウンター用メモリーセル列の内容を１つインクリ
メントする［Ｆ］。ＲＡＳ立上立上エツジ上りワード線
を閉じ訂正データ及び１つ進んだカウンターデータを各
メモリセルに格納する。以上の誤り検出・訂正動作はＲ
ＡＳ信号のみによって制御される為読み出し、書き込み
、す７レツシエ等のサイクルの区別なく行なわれる。
ツジのによりアドレスビンより入力されるローアドレス
を取り込み、それによって選択されるワード＠（ＷＬ）
を立上げ■、各ピッ） ａｌｌ （ＢＬ）にメモＩＪ−
１＝ルの情報を出力する。センス・アンプを動作させ、
ビット線信号を増幅しラッチする０゜カウンター用のビ
ット線信号をデコードし、１つの符号ブロックに存する
ビット線群をエラー検出・訂正用Ｉ１０線に接続する０
゜誤り検出・訂正回路を動作させ、もし検査ビット中に
誤りがあれば、訂正し正しいデータを再書込みする［Ｆ
］。この誤り検出・訂正動作中にカウントアツプ回路に
よりカウンター用メモリーセル列の内容を１つインクリ
メントする［Ｆ］。ＲＡＳ立上立上エツジ上りワード線
を閉じ訂正データ及び１つ進んだカウンターデータを各
メモリセルに格納する。以上の誤り検出・訂正動作はＲ
ＡＳ信号のみによって制御される為読み出し、書き込み
、す７レツシエ等のサイクルの区別なく行なわれる。
ところでＤ ＲＡＭでは、セルの蓄積電荷の漏れで情報
が失われるのを防ぐ為に、ある一定時間Ｔｓ内に全ワー
ド線を順次立上げセンスアンプを動作させ再びワード線
を閉じることによりセル内のデータを回復させる必要が
ある。従って本方式では、例えば符号語として前述のハ
ミングコードを用いれば最長でもＴｌｌ Ｘ ２ （ｎ
ｙ ｍ）の間に、全セルの内容について最低１回は誤
り検出・訂正が行なわれることνこなる。ここで本方式
では、各ワード線毎にカウンターを備えている為、前記
のワード線を立上げる順番や読み出し・リフレッシユ等
の動作サイクルには何ら制限を加える必要はない。
が失われるのを防ぐ為に、ある一定時間Ｔｓ内に全ワー
ド線を順次立上げセンスアンプを動作させ再びワード線
を閉じることによりセル内のデータを回復させる必要が
ある。従って本方式では、例えば符号語として前述のハ
ミングコードを用いれば最長でもＴｌｌ Ｘ ２ （ｎ
ｙ ｍ）の間に、全セルの内容について最低１回は誤
り検出・訂正が行なわれることνこなる。ここで本方式
では、各ワード線毎にカウンターを備えている為、前記
のワード線を立上げる順番や読み出し・リフレッシユ等
の動作サイクルには何ら制限を加える必要はない。
本発明によれば、上述のように従来のＤＲＡＭの使用法
に何ら新たな制限を加える事なく、全メモリセルの内容
を定期的に誤り検出・訂正可能な高信頼性メモリー装置
が実現でき・る。
に何ら新たな制限を加える事なく、全メモリセルの内容
を定期的に誤り検出・訂正可能な高信頼性メモリー装置
が実現でき・る。
なお、本発明は上述した実施例に限定されるものではな
い。例えばワード線毎のカウンターには、フリップ−７
０ツブ型のものを用いてもよい。また、誤り検出・訂正
を水平・垂直パリティ一方式で行なう場合でも、カウン
ター用メモリセルの数とデコーダ回路を着干変更するこ
とにより同様なシステムが実現できる。その他本発明の
要旨を逸脱しない範囲で種々変形して実施することがで
きる。
い。例えばワード線毎のカウンターには、フリップ−７
０ツブ型のものを用いてもよい。また、誤り検出・訂正
を水平・垂直パリティ一方式で行なう場合でも、カウン
ター用メモリセルの数とデコーダ回路を着干変更するこ
とにより同様なシステムが実現できる。その他本発明の
要旨を逸脱しない範囲で種々変形して実施することがで
きる。
第１図は、本発明の一実施例に係わる誤り検出訂正回路
を有する半導体記憶装置を示す回路構成図、第２図は、
上記回路の基本動作を説明する為のタイピングチートで
ある。図において、１０・・・情報ビット、検査ビット
配憶用メモリーセルマトリックス、 １１・・・カウンタ情報ビット駅憶用メモリーセルマト
リックス、 １２・・カウントアツプ回路、１３・・・訂正セル群選
択デコーダ、１４・・誤り検出訂正回路、１７・・・ロ
ーデコーダ、１８・・・符号語ブロック、１９・・・カ
ウンターブロック、２１・・・誤り訂正検出用Ｉ１０線
。 代理人 弁理士 則 近 憲 右 同 竹 花 喜久男 第 １ 図
を有する半導体記憶装置を示す回路構成図、第２図は、
上記回路の基本動作を説明する為のタイピングチートで
ある。図において、１０・・・情報ビット、検査ビット
配憶用メモリーセルマトリックス、 １１・・・カウンタ情報ビット駅憶用メモリーセルマト
リックス、 １２・・カウントアツプ回路、１３・・・訂正セル群選
択デコーダ、１４・・誤り検出訂正回路、１７・・・ロ
ーデコーダ、１８・・・符号語ブロック、１９・・・カ
ウンターブロック、２１・・・誤り訂正検出用Ｉ１０線
。 代理人 弁理士 則 近 憲 右 同 竹 花 喜久男 第 １ 図
Claims (2)
- （１）複数個のメモリセルをＸ方向とＹ方向にマトリッ
クス状に配列してなる半導体記憶装置において、記憶さ
れている情報に生ずる誤りを検出訂正する回路と、Ｘア
ドレス毎のＹアドレスカウンターとを具備し、Ｘアドレ
スの入力に対し、そのＸアドレスと上記Ｙアドレスカウ
ンターとで指定される単数又は複数のメモリーセルに記
憶されている情報の誤りを検出訂正することを特徴とし
た半導体記憶装置。 - （２）前記Ｙアドレスカウンターは、前記マトリックス
状に配列してあるメモリセルのＹ方向の数が２＾ｎ＾ｙ
（ｎｙは自然数）のとき、更に（ｎｙ−ｍ）（ｍは０≦
ｍ＜ｎｙの整数）個のメモリセルを各Ｘアドレス毎にＹ
方向に配置し、該メモリセルのカウンター内容を対応す
るＸアドレスの入力に対し、１つ進めるものである前記
特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198522A JPS6260200A (ja) | 1985-09-10 | 1985-09-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198522A JPS6260200A (ja) | 1985-09-10 | 1985-09-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260200A true JPS6260200A (ja) | 1987-03-16 |
Family
ID=16392537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60198522A Pending JPS6260200A (ja) | 1985-09-10 | 1985-09-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0494547A3 (en) * | 1991-01-07 | 1993-05-19 | International Business Machines Corporation | Fault mapping apparatus for computer memory |
-
1985
- 1985-09-10 JP JP60198522A patent/JPS6260200A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0494547A3 (en) * | 1991-01-07 | 1993-05-19 | International Business Machines Corporation | Fault mapping apparatus for computer memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11557332B2 (en) | Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices | |
| US12136463B2 (en) | Semiconductor memory devices and methods of operating semiconductor memory devices | |
| US12148494B2 (en) | Semiconductor memory devices and methods of operating semiconductor memory devices | |
| EP1255197B1 (en) | System and method for correcting soft errors in random access memory devices | |
| KR101873526B1 (ko) | 에러 정정회로를 구비한 온 칩 데이터 스크러빙 장치 및 방법 | |
| US4319356A (en) | Self-correcting memory system | |
| US11436079B2 (en) | Semiconductor memory devices having enhanced error correction circuits therein | |
| US11656935B2 (en) | Semiconductor memory devices and memory systems | |
| US11074127B1 (en) | Semiconductor memory devices and methods of operating semiconductor memory devices | |
| EP0837392A1 (en) | A memory device with an error correction function | |
| US11487615B2 (en) | Semiconductor memory devices and methods of operating semiconductor memory devices | |
| JPH0821238B2 (ja) | 半導体記憶装置 | |
| US12555623B2 (en) | Address mapping for improved memory reliability | |
| US11475929B2 (en) | Memory refresh | |
| EP0424301A2 (en) | Overlapped data scrubbing with data refreshing | |
| US20240233785A1 (en) | Memory refresh | |
| JPS6260200A (ja) | 半導体記憶装置 | |
| JPH05324492A (ja) | 半導体記憶装置 | |
| JPS63175299A (ja) | Ｅｃｃ機能を有する半導体記憶装置 | |
| JPH07169297A (ja) | 半導体記憶装置 |