JPS6262465B2 - - Google Patents
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- Publication number
- JPS6262465B2 JPS6262465B2 JP56111383A JP11138381A JPS6262465B2 JP S6262465 B2 JPS6262465 B2 JP S6262465B2 JP 56111383 A JP56111383 A JP 56111383A JP 11138381 A JP11138381 A JP 11138381A JP S6262465 B2 JPS6262465 B2 JP S6262465B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor
- bumps
- present
- protruding electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/0711—Apparatus therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/077—Connecting of TAB connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に突起電極（以
下、バンプと呼称）を有する半導体チツプを含む
半導体装置の構造に関するものである。
下、バンプと呼称）を有する半導体チツプを含む
半導体装置の構造に関するものである。
バンプを有する半導体チツプは通常TAB
（Tape Automated Bonding）法と呼ばれる半導
体装置の組み立て法に用いられる。この組み立て
法は、第１図ａに示したように半導体チツプ１の
電極として突起状のバンプ２を形成し、絶縁性フ
イルム３に支えられて形成されたリード４を位置
合わせした後、第１図ｂに示したようにヒーター
チツプ５により加熱、加圧すると、第１図ｃに示
したように、半導体チツプがリードフレームに接
続される。このようにして接続された半導体チツ
プは、第２図に示した斜視図のようになる。これ
を第３図ａのように切断し、例えば第３図ｂのよ
うにプリント基板６に開けられた孔７にはめ込ん
で、リード４の末端を配線８に接続する。なお、
この種の半導体チツプのバンプは、一般に第４図
に示したように半導体チツプ１の外周囲に配列さ
れ、内部素子への電源の供給や信号の入出力はこ
のバンプ２を通して内部配線９により行なわれ
る。しかし、近年のように半導体装置の高集積化
が進み、チツプサイズも大きくなると、内部配線
は細く長くなる。これは内部配線の抵抗の増大を
意味する。この影響は特に電源の供給用配線に大
きく、電圧降下という結果を招く。これは、ひい
ては半導体装置の誤動作の原因となるものであ
る。また、計算機のように高速の演算処理を行な
う機器に用いられる半導体装置は、比較的大きな
電力を消費させて演算スピードを上げることが多
い。このような場合には、半導体素子の温度上昇
を防がなければならず、そのために半導体装置は
放熱の為の特殊な工夫が必要であり、コスト高に
なる欠点があつた。
（Tape Automated Bonding）法と呼ばれる半導
体装置の組み立て法に用いられる。この組み立て
法は、第１図ａに示したように半導体チツプ１の
電極として突起状のバンプ２を形成し、絶縁性フ
イルム３に支えられて形成されたリード４を位置
合わせした後、第１図ｂに示したようにヒーター
チツプ５により加熱、加圧すると、第１図ｃに示
したように、半導体チツプがリードフレームに接
続される。このようにして接続された半導体チツ
プは、第２図に示した斜視図のようになる。これ
を第３図ａのように切断し、例えば第３図ｂのよ
うにプリント基板６に開けられた孔７にはめ込ん
で、リード４の末端を配線８に接続する。なお、
この種の半導体チツプのバンプは、一般に第４図
に示したように半導体チツプ１の外周囲に配列さ
れ、内部素子への電源の供給や信号の入出力はこ
のバンプ２を通して内部配線９により行なわれ
る。しかし、近年のように半導体装置の高集積化
が進み、チツプサイズも大きくなると、内部配線
は細く長くなる。これは内部配線の抵抗の増大を
意味する。この影響は特に電源の供給用配線に大
きく、電圧降下という結果を招く。これは、ひい
ては半導体装置の誤動作の原因となるものであ
る。また、計算機のように高速の演算処理を行な
う機器に用いられる半導体装置は、比較的大きな
電力を消費させて演算スピードを上げることが多
い。このような場合には、半導体素子の温度上昇
を防がなければならず、そのために半導体装置は
放熱の為の特殊な工夫が必要であり、コスト高に
なる欠点があつた。
本発明は上記のような従来の半導体チツプの欠
点を除去する目的でなされたものである。
点を除去する目的でなされたものである。
本発明の特徴は、外周囲近傍の一主面上に突起
電極が配列された半導体チツプを含む半導体装置
において、前記半導体チツプの前記一主面上に、
２つ以上の前記突起電極に共通接続され、かつ前
記突起電極とほぼ同一の厚みを有する配線層が形
成されている半導体装置にある。すなわち、内部
配線をバンプとほぼ同じ高さで形成することによ
り、その導通抵抗及び熱抵抗を小さくし、電圧降
下をなくし、半導体チツプの温度上昇を緩和しよ
うとするものである。
電極が配列された半導体チツプを含む半導体装置
において、前記半導体チツプの前記一主面上に、
２つ以上の前記突起電極に共通接続され、かつ前
記突起電極とほぼ同一の厚みを有する配線層が形
成されている半導体装置にある。すなわち、内部
配線をバンプとほぼ同じ高さで形成することによ
り、その導通抵抗及び熱抵抗を小さくし、電圧降
下をなくし、半導体チツプの温度上昇を緩和しよ
うとするものである。
本発明によれば、上記のように電気抵抗が小さ
くなり電圧降下が防げるだけでなく、半導体素子
の温度上昇を緩和することもできる。言うまでも
なく、金属は熱の良導体であるので、内部配線を
太くすればそれだけ熱放散性をアツプさせること
ができる。特に、TAB法ではリードの太さが従
来のワイヤボンデイング法に比べて大きいので、
熱の放散性が高く、更に本発明によれば半導体チ
ツプの内部が太い金属層で外部にまで延在するこ
とになり、一層放熱の効率を上げることができ
る。
くなり電圧降下が防げるだけでなく、半導体素子
の温度上昇を緩和することもできる。言うまでも
なく、金属は熱の良導体であるので、内部配線を
太くすればそれだけ熱放散性をアツプさせること
ができる。特に、TAB法ではリードの太さが従
来のワイヤボンデイング法に比べて大きいので、
熱の放散性が高く、更に本発明によれば半導体チ
ツプの内部が太い金属層で外部にまで延在するこ
とになり、一層放熱の効率を上げることができ
る。
以上、図面を用いて、本発明について詳細に説
明する。第５図は本発明の参考例を示す半導体チ
ツプの平面図である。バンプの高さは15乃至40μ
ｍであり、この厚さの金属層を形成するのは通常
電気めつき法で行なわれる。半導体ウエハーの表
面をフオトレジストで覆い、バンプを形成すべき
位置のみ開孔してめつきにかければ、その開孔部
のみ金属が析出し、バンプが形成される。従つて
導通抵抗が問題となる内部配線も、このバンプ形
成と同じプロセスでバンプと同じ厚さで形成する
ことができる。第５図には、電源用バンプ１２と
接地用バンプ１２′につながる内部配線１４及び
１４′をバンプ形成と同じプロセスで形成するこ
とにより15乃至40μｍの厚さにした例を示した。
バンプは通常金または銅で形成される。本参考例
では、金で形成した。今、内部配線の長さｌが１
mm、幅ｗが0.2mm、厚さt0.02mmとすると、金の体
積抵抗率ρは2.4×10-8Ω・ｍであるので、この
抵抗Ｒは次のようになる。
明する。第５図は本発明の参考例を示す半導体チ
ツプの平面図である。バンプの高さは15乃至40μ
ｍであり、この厚さの金属層を形成するのは通常
電気めつき法で行なわれる。半導体ウエハーの表
面をフオトレジストで覆い、バンプを形成すべき
位置のみ開孔してめつきにかければ、その開孔部
のみ金属が析出し、バンプが形成される。従つて
導通抵抗が問題となる内部配線も、このバンプ形
成と同じプロセスでバンプと同じ厚さで形成する
ことができる。第５図には、電源用バンプ１２と
接地用バンプ１２′につながる内部配線１４及び
１４′をバンプ形成と同じプロセスで形成するこ
とにより15乃至40μｍの厚さにした例を示した。
バンプは通常金または銅で形成される。本参考例
では、金で形成した。今、内部配線の長さｌが１
mm、幅ｗが0.2mm、厚さt0.02mmとすると、金の体
積抵抗率ρは2.4×10-8Ω・ｍであるので、この
抵抗Ｒは次のようになる。
Ｒ＝ρ・ｌ／ｗ・ｔ＝２．４×１０−８×１×１０−３
／０．２×１０−３×０．０２×１０−３ ＝6.0×10-3（Ω） 一方、従来のように内部配線をアルミニウムで
形成すると、厚さｔは通常0.0015mm、体積抵抗率
ρは2.75×10-8Ω・ｍであるので、その抵抗Ｒ
は、 Ｒ＝２．７５×１０−８×１×１０−３／０．２×１０
−３×０．００１５×１０−３≒90×10-3（Ω） となり、本発明参考例によれば、内部配線の電気
抵抗は従来の約15分の１になることがわかる。
／０．２×１０−３×０．０２×１０−３ ＝6.0×10-3（Ω） 一方、従来のように内部配線をアルミニウムで
形成すると、厚さｔは通常0.0015mm、体積抵抗率
ρは2.75×10-8Ω・ｍであるので、その抵抗Ｒ
は、 Ｒ＝２．７５×１０−８×１×１０−３／０．２×１０
−３×０．００１５×１０−３≒90×10-3（Ω） となり、本発明参考例によれば、内部配線の電気
抵抗は従来の約15分の１になることがわかる。
次に、第６図は本発明の実施例を示す半導体チ
ツプの平面図である。第５図の参考例で示したバ
ンプとほぼ同一の厚みを有する内部配線が２つ以
上のバンプ間を結んでいる。１４ａは隣り合う２
辺のバンプ間を結んだもの、１４ｂは向い合う２
辺のバンプを結んだもの、１４ｃは同一辺の２つ
のバンプを結んだものである。
ツプの平面図である。第５図の参考例で示したバ
ンプとほぼ同一の厚みを有する内部配線が２つ以
上のバンプ間を結んでいる。１４ａは隣り合う２
辺のバンプ間を結んだもの、１４ｂは向い合う２
辺のバンプを結んだもの、１４ｃは同一辺の２つ
のバンプを結んだものである。
以上、詳細に説明したように、本発明によれば
内部配線の導通抵抗を小さくすることができ、電
圧降下による誤動作を防ぐことができるだけでな
く、半導体素子の温度上昇を緩和することがで
き、信頼度を上げることができる。
内部配線の導通抵抗を小さくすることができ、電
圧降下による誤動作を防ぐことができるだけでな
く、半導体素子の温度上昇を緩和することがで
き、信頼度を上げることができる。
第１図ａ乃至第１図ｃはTAB法による半導体
装置の組み立てを説明するための工程順の断面
図、第２図は半導体チツプが取り付けられたリー
ドフレームの斜視図、第３図ａは第２図のリード
フレームから半導体チツプとリードの部分とを切
断した斜視図、第３図ｂは第３図ａの部分をプリ
ント基板に取り付けた斜視図、第４図は従来の半
導体チツプの内部配線を示す斜視図、第５図は本
発明の参考例の半導体チツプを示す平面図、第６
図は本発明の実施例の半導体チツプを示す平面図
である。 なお図において、１……半導体チツプ、２……
バンプ、３……絶縁性フイルム、４……リード、
５……ヒーターチツプ、６……プリント基板、７
……プリント基板の孔、８……プリント基板上の
配線、９……従来の半導体チツプ上の配線、１２
……電源用バンプ、１２′……接地用バンプ、１
４，１４′……本発明の参考例の厚い配線、１４
ａ，１４ｂ，１４ｃ……本発明実施例の厚い配
線、である。
装置の組み立てを説明するための工程順の断面
図、第２図は半導体チツプが取り付けられたリー
ドフレームの斜視図、第３図ａは第２図のリード
フレームから半導体チツプとリードの部分とを切
断した斜視図、第３図ｂは第３図ａの部分をプリ
ント基板に取り付けた斜視図、第４図は従来の半
導体チツプの内部配線を示す斜視図、第５図は本
発明の参考例の半導体チツプを示す平面図、第６
図は本発明の実施例の半導体チツプを示す平面図
である。 なお図において、１……半導体チツプ、２……
バンプ、３……絶縁性フイルム、４……リード、
５……ヒーターチツプ、６……プリント基板、７
……プリント基板の孔、８……プリント基板上の
配線、９……従来の半導体チツプ上の配線、１２
……電源用バンプ、１２′……接地用バンプ、１
４，１４′……本発明の参考例の厚い配線、１４
ａ，１４ｂ，１４ｃ……本発明実施例の厚い配
線、である。
Claims (1)
- １ 半導体チツプの外周近傍の一主面上に突起電
極が配列され、該突起電極にリードが該一主面と
ほぼ平行に接続されてなる半導体装置に於いて、
前記半導体チツプの一主面上に、２つ以上の前記
突起電極に共通接続され、前記突起電極とほぼ同
一の厚みを有する配線層が形成されていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111383A JPS5812339A (ja) | 1981-07-16 | 1981-07-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111383A JPS5812339A (ja) | 1981-07-16 | 1981-07-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812339A JPS5812339A (ja) | 1983-01-24 |
| JPS6262465B2 true JPS6262465B2 (ja) | 1987-12-26 |
Family
ID=14559782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111383A Granted JPS5812339A (ja) | 1981-07-16 | 1981-07-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812339A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225093A (ja) * | 1988-07-13 | 1990-01-26 | Hitachi Techno Eng Co Ltd | スルーホール印刷方法とスルーホール印刷機 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2624320B2 (ja) * | 1989-01-24 | 1997-06-25 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5167082A (ja) * | 1974-12-09 | 1976-06-10 | Nippon Electric Co | Handotaisochi |
| JPS5844594Y2 (ja) * | 1978-03-31 | 1983-10-08 | 株式会社日立製作所 | 半導体ペレツト |
-
1981
- 1981-07-16 JP JP56111383A patent/JPS5812339A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225093A (ja) * | 1988-07-13 | 1990-01-26 | Hitachi Techno Eng Co Ltd | スルーホール印刷方法とスルーホール印刷機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5812339A (ja) | 1983-01-24 |
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