JPS626417B2 - - Google Patents
Info
- Publication number
- JPS626417B2 JPS626417B2 JP913279A JP913279A JPS626417B2 JP S626417 B2 JPS626417 B2 JP S626417B2 JP 913279 A JP913279 A JP 913279A JP 913279 A JP913279 A JP 913279A JP S626417 B2 JPS626417 B2 JP S626417B2
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- load
- current
- signal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000010304 firing Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
本発明はサイリスタを用いて交流電力を制御す
るサイリスタスイツチに係り、特にそのゲート制
御を改良したサイリスタスイツチに関する。
るサイリスタスイツチに係り、特にそのゲート制
御を改良したサイリスタスイツチに関する。
サイリスタのスイツチング特性を利用して交流
電力の制御を行なう基本回路を第１図に示す。第
１図において、１―１〜１―ｎ，２―１〜２―ｎ
はサイリスタ、３，４は直列接続されたサイリス
タ１―１〜１―ｎ及び２―１〜２―ｎからなるサ
イリスタアーム、５は電源変圧器、６は負荷示
し、又ＶTは電源変圧器の２次電圧、ＶSはサイリ
スタアーム３，４の電圧、Ｉは負荷電流を示す。
電力の制御を行なう基本回路を第１図に示す。第
１図において、１―１〜１―ｎ，２―１〜２―ｎ
はサイリスタ、３，４は直列接続されたサイリス
タ１―１〜１―ｎ及び２―１〜２―ｎからなるサ
イリスタアーム、５は電源変圧器、６は負荷示
し、又ＶTは電源変圧器の２次電圧、ＶSはサイリ
スタアーム３，４の電圧、Ｉは負荷電流を示す。
第２図は第１図の回路を図示しない従来の制御
回路によつて制御したときの各部の波形を示し、
Ｇ―１，Ｇ―２は第１図のサイリスタアーム３，
４に印加するゲート信号、ＶTは電源変圧器５の
２次電圧波形、Ｉは負荷電流、ＶSはサイリスタ
アーム３，４の端子電圧波形である。第１図にお
いてサイリスタアーム３，４にゲート信号Ｇ―
１，Ｇ―２を印加するとサイリスタ１―１〜１―
ｎ，２―１〜２―ｎが点弧し負荷電流Ｉが流れ、
負荷６に交流電力が供給される。このような状態
で時刻ｔにおいてゲート信号Ｇ―１，Ｇ―２をブ
ロツクするとサイリスタ１―１〜１―ｎ，２―１
〜２―ｎは阻止状態になり負荷電流Ｉは零になり
負荷６への電力の供給がしや断される。この時
点、即ちサイリスタ１―１〜１―ｎ，２―１〜２
―ｎが阻止状態になつた瞬間は、負荷６の逆起電
圧と電源変圧器５の２次電圧ＶTとが合成されて
サイリスタアーム３，４には２次電圧ＶTの最大
値の約２倍の電圧が印加される場合がある。
回路によつて制御したときの各部の波形を示し、
Ｇ―１，Ｇ―２は第１図のサイリスタアーム３，
４に印加するゲート信号、ＶTは電源変圧器５の
２次電圧波形、Ｉは負荷電流、ＶSはサイリスタ
アーム３，４の端子電圧波形である。第１図にお
いてサイリスタアーム３，４にゲート信号Ｇ―
１，Ｇ―２を印加するとサイリスタ１―１〜１―
ｎ，２―１〜２―ｎが点弧し負荷電流Ｉが流れ、
負荷６に交流電力が供給される。このような状態
で時刻ｔにおいてゲート信号Ｇ―１，Ｇ―２をブ
ロツクするとサイリスタ１―１〜１―ｎ，２―１
〜２―ｎは阻止状態になり負荷電流Ｉは零になり
負荷６への電力の供給がしや断される。この時
点、即ちサイリスタ１―１〜１―ｎ，２―１〜２
―ｎが阻止状態になつた瞬間は、負荷６の逆起電
圧と電源変圧器５の２次電圧ＶTとが合成されて
サイリスタアーム３，４には２次電圧ＶTの最大
値の約２倍の電圧が印加される場合がある。
ところで、ゲート信号Ｇ―１，Ｇ―２をブロツ
クする場合に、瞬時にブロツクさせることは不可
能で、通常回路時定数に応じて減少する。即ち第
２図の時刻ｔ近傍を拡大して示す第３図のように
ゲート信号Ｇ―１，Ｇ―２は時間とともに減衰す
る。このためゲート信号Ｇ―１，Ｇ―２をブロツ
クするタイミングによつては次のような不具合が
生ずる。即ち、ゲート信号Ｇ―１，Ｇ―２と負荷
電流Ｉの位相が第３図のようになり負荷電流Ｉが
時刻t2で零になり、ゲート信号Ｇ―１，Ｇ―２が
時刻t1から減衰し初める場合を考える。ゲート信
号Ｇ―１，Ｇ―２の減衰時間はゲート回路の時定
数により通常数μＳ〜数十μＳ程度であるため、
時刻t1とt2の差が数μＳ〜数十μＳの場合は、ゲ
ート信号Ｇ―１，Ｇ―２が正規の値より低い不十
分な信号でサイリスタ１―１〜１―ｎ，２―１〜
２―ｎのゲートに流れていることにより。このよ
うな状態で時刻t2において、サイリスタアーム
３，４には電源変圧器５の２次電圧ＶTの約２倍
の電圧が印加されることになり、この電圧が順電
圧となるサイリスタアーム内のサイリスタはこの
不十分なゲート信号で点弧することになり、直列
サイリスタの不揃点弧による過電圧又はdi／dtに
よる破壊等の現象が発生する。
クする場合に、瞬時にブロツクさせることは不可
能で、通常回路時定数に応じて減少する。即ち第
２図の時刻ｔ近傍を拡大して示す第３図のように
ゲート信号Ｇ―１，Ｇ―２は時間とともに減衰す
る。このためゲート信号Ｇ―１，Ｇ―２をブロツ
クするタイミングによつては次のような不具合が
生ずる。即ち、ゲート信号Ｇ―１，Ｇ―２と負荷
電流Ｉの位相が第３図のようになり負荷電流Ｉが
時刻t2で零になり、ゲート信号Ｇ―１，Ｇ―２が
時刻t1から減衰し初める場合を考える。ゲート信
号Ｇ―１，Ｇ―２の減衰時間はゲート回路の時定
数により通常数μＳ〜数十μＳ程度であるため、
時刻t1とt2の差が数μＳ〜数十μＳの場合は、ゲ
ート信号Ｇ―１，Ｇ―２が正規の値より低い不十
分な信号でサイリスタ１―１〜１―ｎ，２―１〜
２―ｎのゲートに流れていることにより。このよ
うな状態で時刻t2において、サイリスタアーム
３，４には電源変圧器５の２次電圧ＶTの約２倍
の電圧が印加されることになり、この電圧が順電
圧となるサイリスタアーム内のサイリスタはこの
不十分なゲート信号で点弧することになり、直列
サイリスタの不揃点弧による過電圧又はdi／dtに
よる破壊等の現象が発生する。
従つて、本発明の目的は前述の不具合を除去し
たサイリスタスイツチを提供することにあり、以
下図面を参照して本発明を説明する。
たサイリスタスイツチを提供することにあり、以
下図面を参照して本発明を説明する。
第４図は本発明の一実施例を示す構成図で、そ
の主回路は第１図と同様である。図において、７
は負荷電流Ｉを検出する変流器等の電流検出器、
８は電流検出器８の出力が印加され負荷電流が所
定のレベルであるか否かを検出する電流レベル検
出器、９は運転信号RUNと電流レベル検出器８
の出力信号ＩLが印加されゲート信号Ｇ―１，Ｇ
―２を発生するゲート制御回路である。
の主回路は第１図と同様である。図において、７
は負荷電流Ｉを検出する変流器等の電流検出器、
８は電流検出器８の出力が印加され負荷電流が所
定のレベルであるか否かを検出する電流レベル検
出器、９は運転信号RUNと電流レベル検出器８
の出力信号ＩLが印加されゲート信号Ｇ―１，Ｇ
―２を発生するゲート制御回路である。
次に前述構成から成る本発明の動作を第５図の
動作波形図を参照して説明する。
動作波形図を参照して説明する。
第５図において、RUN，Ｇ―１，Ｇ―２，Ｖ
T，Ｉ，ＶS，ＩLは第４図の同一記号に対応する
各波形を示し、時刻t0において運転信号RUNをゲ
ート制御回路９に印加するとゲート信号Ｇ―１，
Ｇ―２が発生し負荷３に交流電力が供給される。
負荷に交流電力が供給されている状態では電流レ
ベル検出器８は第５図ＩLのように負荷電流Ｉが
或るレベルの範囲であるか否かの信号を発生す
る。
T，Ｉ，ＶS，ＩLは第４図の同一記号に対応する
各波形を示し、時刻t0において運転信号RUNをゲ
ート制御回路９に印加するとゲート信号Ｇ―１，
Ｇ―２が発生し負荷３に交流電力が供給される。
負荷に交流電力が供給されている状態では電流レ
ベル検出器８は第５図ＩLのように負荷電流Ｉが
或るレベルの範囲であるか否かの信号を発生す
る。
しかして、時刻t3にて運転信号を停止した場
合、この時点における電流レベル検出器８の出力
ＩLが検出レベル以下の信号であればゲート信号
Ｇ―１，Ｇ―２をブロツクすることなく検出レベ
ル以上の時間t4まで継続させ、過電圧発生時t5の
点弧のバラツキ等によるサイリスタ１―１〜１―
ｎ，２―１〜２―ｎの破壊等を防止する。即ち不
十分なゲート信号Ｇ―１，Ｇ―２によるサイリス
タの点弧を防止する。
合、この時点における電流レベル検出器８の出力
ＩLが検出レベル以下の信号であればゲート信号
Ｇ―１，Ｇ―２をブロツクすることなく検出レベ
ル以上の時間t4まで継続させ、過電圧発生時t5の
点弧のバラツキ等によるサイリスタ１―１〜１―
ｎ，２―１〜２―ｎの破壊等を防止する。即ち不
十分なゲート信号Ｇ―１，Ｇ―２によるサイリス
タの点弧を防止する。
以上のように、発明はサイリスタスイツチのゲ
ート信号を負荷電流が零点或はその近傍でブロツ
クしないようにしたため負荷の逆起電圧の発生に
よつてサイリスタのターンオフ時の過電圧印加時
の点弧バラツキに対するサイリスタの破壊を防止
出来る。
ート信号を負荷電流が零点或はその近傍でブロツ
クしないようにしたため負荷の逆起電圧の発生に
よつてサイリスタのターンオフ時の過電圧印加時
の点弧バラツキに対するサイリスタの破壊を防止
出来る。
第１図は本発明が適用出来るサイリスタスイツ
チの主回路構成図、第２図は従来の制御回路によ
る第１図の動作波形図、第３図は第２図の一部拡
大図、第４図は本発明の一実施例を示す構成図、
第５図は本発明の動作を説明するための第４図の
動作波形図である。 １―１〜１―ｎ，２―１〜２―ｎ……サイリス
タ、３，４……サイリスタアーム、５……電源変
圧器、６……負荷、７……電流検出器、８……電
流レベル検出器、９……ゲート制御回路。
チの主回路構成図、第２図は従来の制御回路によ
る第１図の動作波形図、第３図は第２図の一部拡
大図、第４図は本発明の一実施例を示す構成図、
第５図は本発明の動作を説明するための第４図の
動作波形図である。 １―１〜１―ｎ，２―１〜２―ｎ……サイリス
タ、３，４……サイリスタアーム、５……電源変
圧器、６……負荷、７……電流検出器、８……電
流レベル検出器、９……ゲート制御回路。
Claims (1)
- １ 複数個のサイリスタを直列接続してなるサイ
リスタアームを逆並列接続し、この逆並列接続さ
れたアームを介してインダクタンスを有する負荷
に交流電力を供給するようにしたサイリスタスイ
ツチにおいて、前記サイリスタアームに流れる電
流のレベルが所定値以上の範囲で出力信号を発生
する電流レベル検出器を設け、運転指令信号が前
記サイリスタスイツチを制御するゲート制御回路
に印加されたときに出される連続ゲート信号を、
前記運転指令信号が停止されたこと及び前記電流
レベル検出器が出力を発生していることを条件に
前記連続ゲート信号をブロツクするようにしたこ
とを特徴とするサイリスタスイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP913279A JPS55103073A (en) | 1979-01-31 | 1979-01-31 | Thyristor switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP913279A JPS55103073A (en) | 1979-01-31 | 1979-01-31 | Thyristor switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55103073A JPS55103073A (en) | 1980-08-06 |
| JPS626417B2 true JPS626417B2 (ja) | 1987-02-10 |
Family
ID=11712097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP913279A Granted JPS55103073A (en) | 1979-01-31 | 1979-01-31 | Thyristor switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55103073A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2016110958A1 (ja) * | 2015-01-07 | 2017-10-05 | 東芝三菱電機産業システム株式会社 | 静止型開閉器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04102512U (ja) * | 1991-01-31 | 1992-09-03 | 昭和電線電纜株式会社 | 多対ケーブル |
-
1979
- 1979-01-31 JP JP913279A patent/JPS55103073A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2016110958A1 (ja) * | 2015-01-07 | 2017-10-05 | 東芝三菱電機産業システム株式会社 | 静止型開閉器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55103073A (en) | 1980-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3938024A (en) | Converter regulation by controlled conduction overlap | |
| US4933798A (en) | Self protecting and automatic resetting capacitor synchronous switch apparatus for control of AC power to inductive loads | |
| US4051425A (en) | Ac to dc power supply circuit | |
| EP0084555B1 (en) | High speed transistor switching circuit | |
| US4413313A (en) | Electrical inverters | |
| US4623960A (en) | Bias power source energized by tertiary winding including hysteresis characteristic for disabling the power switch when a minimum base drive signal can no longer be maintained | |
| US5418709A (en) | Forback DC-to-DC converter | |
| US4432032A (en) | Auxiliary voltage snubber circuit | |
| US4146827A (en) | Four-quadrant current-regulated energization of d.c. motor using pulse-width modulation | |
| JPH0437649B2 (ja) | ||
| US4152759A (en) | Frequency converter | |
| US4392172A (en) | Reactive snubber for inductive load clamp diodes | |
| US3562668A (en) | Variable load controlled blocking oscillator power converter | |
| US4045887A (en) | Switching regulator control circuit | |
| US4223236A (en) | Gate controlling apparatus for a thyristor valve | |
| JP2809902B2 (ja) | 自励式変換器の試験方法 | |
| US4540895A (en) | Device having thyristors connected in series | |
| JPS626417B2 (ja) | ||
| US4400755A (en) | Overvoltage protection circuit | |
| US4613932A (en) | Method and circuit for reduction of stress in thyristors operating in the individual emergency firing mode | |
| US3418556A (en) | Electronic power supplies with rms current limiting circuit | |
| JP2634043B2 (ja) | インバータの過電流保護回路 | |
| KR100231234B1 (ko) | 2중 구조를 갖는 고압 직류 전원 장치 | |
| KR830001286B1 (ko) | 과전류 보호장치 | |
| JPS59119423A (ja) | コンデンサ開閉用サイリスタスイツチのゲ−ト制御方式 |