JPS626726Y2 - - Google Patents
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- JPS626726Y2 JPS626726Y2 JP5283279U JP5283279U JPS626726Y2 JP S626726 Y2 JPS626726 Y2 JP S626726Y2 JP 5283279 U JP5283279 U JP 5283279U JP 5283279 U JP5283279 U JP 5283279U JP S626726 Y2 JPS626726 Y2 JP S626726Y2
- Authority
- JP
- Japan
- Prior art keywords
- gain
- circuit
- amplifier
- negative feedback
- offset voltage
- Prior art date
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- Expired
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- 239000003990 capacitor Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 230000001052 transient effect Effects 0.000 description 9
- 230000010354 integration Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】
この考案は、例えば高級オーデイオ用に適した
可変利得増幅器に関するものであり、その目的と
するところは、利得の切換が可能で、その利得切
換時に回路それ自身で過渡雑音を発生しないこ
と、帰還側ブランチにコンデンサなどのリアクタ
ンス素子に直列に入らないこと、さらに高い部品
精度を要求しないことなどを目的とするものであ
る。
可変利得増幅器に関するものであり、その目的と
するところは、利得の切換が可能で、その利得切
換時に回路それ自身で過渡雑音を発生しないこ
と、帰還側ブランチにコンデンサなどのリアクタ
ンス素子に直列に入らないこと、さらに高い部品
精度を要求しないことなどを目的とするものであ
る。
実用に供される増幅器は入力換算オフセツト電
圧を有し、この電圧は、周囲温度、増幅器に供給
される電源の電圧、増幅器を構成する部品のバラ
ツキなどの影響を受け、一義的に定められないも
のである。従つて、回路利得によつてこの入力換
算オフセツト電圧は回路の利得倍されて増幅器の
出力端に出力オフセツト電圧となつて現われる。
圧を有し、この電圧は、周囲温度、増幅器に供給
される電源の電圧、増幅器を構成する部品のバラ
ツキなどの影響を受け、一義的に定められないも
のである。従つて、回路利得によつてこの入力換
算オフセツト電圧は回路の利得倍されて増幅器の
出力端に出力オフセツト電圧となつて現われる。
第１図は従来の可変利得増幅器の一実施例を示
す回路図で、第２図は第１図の利得切換スイツチ
SW1がオフ（開）の状態、およびオン（閉）の状
態における増幅器A1の出力オフセツト電圧を図
示したものである。増幅器A1の回路利得を小さ
くする場合には利得切換スイツチSW1をオフにす
る。そのときの出力オフセツト電圧ｅ01DCは、 ｅ01DC＝ｅDC1×Ｒ１＋｜Ｚ１｜ＤＣ／Ｒ１ ただし、ｅDC1：入力換算オフセツト電圧 ｜Z1｜DC：Z1の直流抵抗 時刻t1において、増幅器A1の回路利得を大きく
するために利得切換スイツチSW1をオンにする
と、そのときの出力オフセツト電圧e′01DCは、 e′01DC＝ｅDC1×Ｒ１Ｒ２＋｜Ｚ１｜ＤＣ／Ｒ１
Ｒ２ となり、この式からも明らかなように、分母は抵
抗R1，R2の並列値となつて小さくなるから、出
力オフセツト電圧e′01DCは急激に大きく変化す
る。この急激な変化が過渡雑音であり、その過渡
雑音は、入力換算オフセツト電圧が大きいほど、
また、回路利得が大きいほど、さらに、次段に接
続される回路がこの過渡雑音の影響を受け易いほ
ど問題となる。
す回路図で、第２図は第１図の利得切換スイツチ
SW1がオフ（開）の状態、およびオン（閉）の状
態における増幅器A1の出力オフセツト電圧を図
示したものである。増幅器A1の回路利得を小さ
くする場合には利得切換スイツチSW1をオフにす
る。そのときの出力オフセツト電圧ｅ01DCは、 ｅ01DC＝ｅDC1×Ｒ１＋｜Ｚ１｜ＤＣ／Ｒ１ ただし、ｅDC1：入力換算オフセツト電圧 ｜Z1｜DC：Z1の直流抵抗 時刻t1において、増幅器A1の回路利得を大きく
するために利得切換スイツチSW1をオンにする
と、そのときの出力オフセツト電圧e′01DCは、 e′01DC＝ｅDC1×Ｒ１Ｒ２＋｜Ｚ１｜ＤＣ／Ｒ１
Ｒ２ となり、この式からも明らかなように、分母は抵
抗R1，R2の並列値となつて小さくなるから、出
力オフセツト電圧e′01DCは急激に大きく変化す
る。この急激な変化が過渡雑音であり、その過渡
雑音は、入力換算オフセツト電圧が大きいほど、
また、回路利得が大きいほど、さらに、次段に接
続される回路がこの過渡雑音の影響を受け易いほ
ど問題となる。
このように、利得切換時に出力オフセツト電圧
が急激に変化して過渡雑音が発生しないようにす
るために、第１図に示す従来例においては、利得
切換スイツチSW1を切換える時刻t1の前後に、増
幅器A1の出力回路を開、閉するスイツチSW2を
オフにすることによつて、時刻t1における過渡雑
音が次段の回路へ伝達されないようになつてい
る。
が急激に変化して過渡雑音が発生しないようにす
るために、第１図に示す従来例においては、利得
切換スイツチSW1を切換える時刻t1の前後に、増
幅器A1の出力回路を開、閉するスイツチSW2を
オフにすることによつて、時刻t1における過渡雑
音が次段の回路へ伝達されないようになつてい
る。
このような従来例では、次のような欠点があ
る。すなわち、利得切換スイツチSW1とスイツチ
SW2の時間的前後関係（タイミング）を確保する
必要があること、すなわち、利得切換スイツチ
SW1を開、閉する瞬間には前記スイツチSW2をオ
フにしておき、所定時刻経過後にオンにするよう
にしなければならない。上記時間的前後関係を確
保するためには、電子回路でスイツチSW2を駆動
する必要があり、不経済であること（例えば半導
体スイツチング回路など）、さらに、前記時刻t1
の前後にスイツチSW2によつて信号が次段へ伝達
されないためにその間、信号が途切れることであ
る。
る。すなわち、利得切換スイツチSW1とスイツチ
SW2の時間的前後関係（タイミング）を確保する
必要があること、すなわち、利得切換スイツチ
SW1を開、閉する瞬間には前記スイツチSW2をオ
フにしておき、所定時刻経過後にオンにするよう
にしなければならない。上記時間的前後関係を確
保するためには、電子回路でスイツチSW2を駆動
する必要があり、不経済であること（例えば半導
体スイツチング回路など）、さらに、前記時刻t1
の前後にスイツチSW2によつて信号が次段へ伝達
されないためにその間、信号が途切れることであ
る。
第３図は従来の可変利得増幅器の他の一例を示
す回路図であり、利得切換スイツチSW3の開、閉
の前後においては、そのブランチ回路にコンデン
サC1が接続されているので直流電圧利得に変化
がないため、出力オフセツト電圧の変化がない。
従つて、過渡雑音の発生がないのである。
す回路図であり、利得切換スイツチSW3の開、閉
の前後においては、そのブランチ回路にコンデン
サC1が接続されているので直流電圧利得に変化
がないため、出力オフセツト電圧の変化がない。
従つて、過渡雑音の発生がないのである。
しかし、この従来例の欠点は、負帰還回路を利
得切換スイツチSW3を介して切換えるブランチ回
路にコンデンサC1が抵抗R4と直列に入ることで
あり、回路利得を望む最低周波数において、コン
デンサC1のリアクタンスは抵抗R4の値よりも充
分に小さくなくてはならず、例えば利得切換形イ
コライザ回路では、コンデンサC1として一般に
1000〜5000μＦの大容量のコンデンサが使用され
ている。このような大容量のコンデンサとしては
電解コンデンサが使用されるが、この電解コンデ
ンサはオーデイオ回路では電気的諸特性、音質上
からも問題があるとされており、特にこの場合、
コンデンサC1は、負帰還増幅器では素子感度の
高い場所に位置しており、取り除くことが望まし
い。なお、第３図において、符号R3，Z2は増幅
器A2の負帰還回路を構成する抵抗およびインピ
ーダンス素子である。
得切換スイツチSW3を介して切換えるブランチ回
路にコンデンサC1が抵抗R4と直列に入ることで
あり、回路利得を望む最低周波数において、コン
デンサC1のリアクタンスは抵抗R4の値よりも充
分に小さくなくてはならず、例えば利得切換形イ
コライザ回路では、コンデンサC1として一般に
1000〜5000μＦの大容量のコンデンサが使用され
ている。このような大容量のコンデンサとしては
電解コンデンサが使用されるが、この電解コンデ
ンサはオーデイオ回路では電気的諸特性、音質上
からも問題があるとされており、特にこの場合、
コンデンサC1は、負帰還増幅器では素子感度の
高い場所に位置しており、取り除くことが望まし
い。なお、第３図において、符号R3，Z2は増幅
器A2の負帰還回路を構成する抵抗およびインピ
ーダンス素子である。
この考案は、前記のような従来の欠点をなくし
た可変利得増幅器を提供するものであり、第４図
はその実施例を示す回路図である。この回路図に
おいて、A3は増幅器で、R5，Z3はある利得を得
るための第１の負帰還回路NF１を構成する抵抗
とインピーダンス素子、R6，R7，R8，C3は上記
と異なる利得を得るため利得切換スイツチSW4を
介して第１の負帰還回路NF１に接続される第２
の負帰還回路NF２を構成する抵抗とコンデンサ
である。なお、上記コンデンサC3は抵抗R8と共
にローパスフイルタを構成している。
た可変利得増幅器を提供するものであり、第４図
はその実施例を示す回路図である。この回路図に
おいて、A3は増幅器で、R5，Z3はある利得を得
るための第１の負帰還回路NF１を構成する抵抗
とインピーダンス素子、R6，R7，R8，C3は上記
と異なる利得を得るため利得切換スイツチSW4を
介して第１の負帰還回路NF１に接続される第２
の負帰還回路NF２を構成する抵抗とコンデンサ
である。なお、上記コンデンサC3は抵抗R8と共
にローパスフイルタを構成している。
また、上記負帰還回路NF１とNF２とは、直流
的には上記利得切換スイツチSW4を開、閉させて
もその両端Ａ，Ｂにはほとんど電位差が生じない
ような平衡したブリツジ回路を構成しており、交
流的にはブリツジ回路の平衡がくずれるので上記
利得切換スイツチSW4を開閉させることによつて
負帰還回路の回路利得が変わるようになつてい
る。
的には上記利得切換スイツチSW4を開、閉させて
もその両端Ａ，Ｂにはほとんど電位差が生じない
ような平衡したブリツジ回路を構成しており、交
流的にはブリツジ回路の平衡がくずれるので上記
利得切換スイツチSW4を開閉させることによつて
負帰還回路の回路利得が変わるようになつてい
る。
すなわち、上記負帰還回路NF１とNF２とが直
流的には平衡したブリツジ回路を構成するために
は、インピーダンス素子Z3の直流抵抗を｜Z3｜DC
とすると、次の式を満足するようにその他の各抵
抗の抵抗値が決められている。
流的には平衡したブリツジ回路を構成するために
は、インピーダンス素子Z3の直流抵抗を｜Z3｜DC
とすると、次の式を満足するようにその他の各抵
抗の抵抗値が決められている。
Ｒ５＋｜Ｚ３｜ＤＣ／Ｒ５＝Ｒ６＋Ｒ７＋Ｒ８／Ｒ６
…(1) この(1)式の関係が常に満されていれば、いかな
る入力換算オフセツト電圧が生じても、前記利得
切換スイツチSW4の開、閉に係わらずその両端Ａ
点とＢ点の電位が等しいので過渡雑音は発生しな
いが、(1)式は実際には抵抗誤差などのために実現
不可能である。
…(1) この(1)式の関係が常に満されていれば、いかな
る入力換算オフセツト電圧が生じても、前記利得
切換スイツチSW4の開、閉に係わらずその両端Ａ
点とＢ点の電位が等しいので過渡雑音は発生しな
いが、(1)式は実際には抵抗誤差などのために実現
不可能である。
従つて、実現可能なブリツジ関係を次式に示
す。
す。
Ｒ５＋｜Ｚ３｜ＤＣ／Ｒ５＝（１−α）Ｒ６＋Ｒ７＋
Ｒ８／Ｒ６…(2) ここで、αは前記負帰還回路NF１とNF２の直
流利得の差（α≪１）である。
Ｒ８／Ｒ６…(2) ここで、αは前記負帰還回路NF１とNF２の直
流利得の差（α≪１）である。
出力オフセツト電圧ｅ03DCが生じると、前記利
得切換スイツチSW3の両端Ａ点とＢ点には次式の
ような電圧差が発生することになる。
得切換スイツチSW3の両端Ａ点とＢ点には次式の
ような電圧差が発生することになる。
Ａ−Ｂ＝−αＲ６／Ｒ６＋Ｒ７＋Ｒ８ｅ03DC …(3)
利得切換スイツチSW4をオンにした直後では、
(3)式で示された電位差のステツプ入力と同じであ
り、加えて望む周波数帯域での利得増大により、
出力には過渡的に次式（(4)式）で示されるピーク
値をもつた微分パルスが発生する。
(3)式で示された電位差のステツプ入力と同じであ
り、加えて望む周波数帯域での利得増大により、
出力には過渡的に次式（(4)式）で示されるピーク
値をもつた微分パルスが発生する。
αＲ６／Ｒ６＋Ｒ７＋Ｒ８×Ｒ５Ｒ６＋｜Ｚ３｜Ｄ
Ｃ／Ｒ５Ｒ６×ｅ03DC…(4) 増幅器A4および抵抗R9とコンデンサC2よりな
る周知のミラー積分回路は、前記ブリツジ回路の
直流的平衝状態がくずれた場合の補正を行なうた
めの充分な利得を有する直流負帰還回路の実施例
であり、このミラー積分回路は、常に増幅器A3
の出力オフセツト電圧ｅ03DCを零にするよう増幅
器A3の平衡をくずすので、出力オフセツト電圧
は常に零に近く保たれる。従つて、(4)式に於ける
ｅ03DCは常に零に近く保たれるので、ピーク値を
もつた過渡雑音は充分に小さく保たれるのであ
る。
Ｃ／Ｒ５Ｒ６×ｅ03DC…(4) 増幅器A4および抵抗R9とコンデンサC2よりな
る周知のミラー積分回路は、前記ブリツジ回路の
直流的平衝状態がくずれた場合の補正を行なうた
めの充分な利得を有する直流負帰還回路の実施例
であり、このミラー積分回路は、常に増幅器A3
の出力オフセツト電圧ｅ03DCを零にするよう増幅
器A3の平衡をくずすので、出力オフセツト電圧
は常に零に近く保たれる。従つて、(4)式に於ける
ｅ03DCは常に零に近く保たれるので、ピーク値を
もつた過渡雑音は充分に小さく保たれるのであ
る。
また、この考案の可変利得増幅器において、増
幅を希望する周波数帯域においては、利得切換ス
イツチSW4がオフの状態では、回路利得は Ｒ５＋Ｚ３／Ｒ５ …(5) であり、利得切換スイツチSW4がオンの状態で
は、回路利得は （Ｒ５Ｒ６）＋Ｚ３／Ｒ５Ｒ６ …(6) である。
幅を希望する周波数帯域においては、利得切換ス
イツチSW4がオフの状態では、回路利得は Ｒ５＋Ｚ３／Ｒ５ …(5) であり、利得切換スイツチSW4がオンの状態で
は、回路利得は （Ｒ５Ｒ６）＋Ｚ３／Ｒ５Ｒ６ …(6) である。
従つて、前記のように、利得切換スイツチSW4
を開、閉させると、直流利得は変化しないが、希
望する周波数帯域での回路利得は変化することに
なり、従つて、所期の目的を達成した可変利得増
幅器を提供することができたものである。
を開、閉させると、直流利得は変化しないが、希
望する周波数帯域での回路利得は変化することに
なり、従つて、所期の目的を達成した可変利得増
幅器を提供することができたものである。
第１図は従来の可変利得増幅器の一実施例を示
す回路図で、第２図は第１図の利得切換スイツチ
SW1を開、閉させた状態における増幅器の出力オ
フセツト電圧を図示したものであり、第３図は従
来の可変利得増幅器の他の一例を示す回路図、第
４図はこの考案の可変利得増幅器の実施例を示す
回路図である。 A3……増幅器、R5，Z3……負帰還回路NF１を
構成する抵抗とインピーダンス素子、R6，R7，
R8，C3……負帰還回路NF２を構成する抵抗とコ
ンデンサ、SW4……利得切換スイツチ、A4，
R9，C2……直流負帰還回路となるミラー積分回
路を構成する増幅器、抵抗、およびコンデンサ。
す回路図で、第２図は第１図の利得切換スイツチ
SW1を開、閉させた状態における増幅器の出力オ
フセツト電圧を図示したものであり、第３図は従
来の可変利得増幅器の他の一例を示す回路図、第
４図はこの考案の可変利得増幅器の実施例を示す
回路図である。 A3……増幅器、R5，Z3……負帰還回路NF１を
構成する抵抗とインピーダンス素子、R6，R7，
R8，C3……負帰還回路NF２を構成する抵抗とコ
ンデンサ、SW4……利得切換スイツチ、A4，
R9，C2……直流負帰還回路となるミラー積分回
路を構成する増幅器、抵抗、およびコンデンサ。
Claims (1)
- 増幅器に、ある利得を得るための負帰還回路
と、これと異なる利得を得るため利得切換スイツ
チを介して接続される負帰還回路とを設け、か
つ、これらの負帰還回路は、直流的には上記利得
切換スイツチを開、閉させてもその両端にはほと
んど電位差が生じないように平衡しており、交流
的には上記利得切換スイツチを開、閉させること
によつて負帰還回路の回路利得が変わるように平
衡がくずれているブリツジ回路を構成し、さら
に、増幅器には、上記ブリツジ回路の直流的平衡
状態がくずれた場合の補正を行なうための充分な
利得を有する直流負帰還回路を設けたことを特徴
とする可変利得増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5283279U JPS626726Y2 (ja) | 1979-04-20 | 1979-04-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5283279U JPS626726Y2 (ja) | 1979-04-20 | 1979-04-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55152715U JPS55152715U (ja) | 1980-11-04 |
| JPS626726Y2 true JPS626726Y2 (ja) | 1987-02-17 |
Family
ID=28944744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5283279U Expired JPS626726Y2 (ja) | 1979-04-20 | 1979-04-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS626726Y2 (ja) |
-
1979
- 1979-04-20 JP JP5283279U patent/JPS626726Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55152715U (ja) | 1980-11-04 |
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