JPS626757Y2 - - Google Patents

Description

【考案の詳細な説明】

〓産業上の利用分野〓 本考案は通信回路網用のトーン符号化技術を利
用する電話通信システム（すなわち装置）に係
り、更に詳しくは、標準の電話システムに対する
キーボード入力トーン用の２重トーン多周波信号
発生器の利用を含む電話通信装置の改良に関す
る。 〓従来技術とその問題点〓 従来のこの種の電話通信システムにおいては、
その一構成要素をなすトーン符号化装置は一般に
通常２つの主要部よりなる。即ちキーボード体及
びそれに関連する復号化回路と、発振器及びそれ
に付随する信号発生回路である。キーボードには
機械的接点を有する押ボタンが行列状に配列され
ている。これらの接点は通常双極双投スイツチを
有し、選択されたキーの行、列間に電気的接触を
形成する。通常は３極双投型の機械的な共通のス
イツチが各キーにつながれている。この共通スイ
ツチはいづれかのキーが押されると作動し、発振
器に電力を供給し、カーボン送話器を切り離し、
受話器に直列に減衰器又は弱音用抵抗を挿入す
る。 この形式のキーボードは機械的に複雑であると
共に製作が困難である。多くの可動部品が必要で
あり、多くの接点を手で半田付けしなければなら
ない。この構造は又、キーボード装置の信頼性を
低め、装置が大型でかさ高くなる。 符号化装置の標準的な発振器部はバイアス回路
及び保護回路を含む。この保護回路は通常、バリ
スタ、ダイオード及びツエナー・ダイオードの組
合せよりなる。バイアス回路は発振器の形式によ
り異なり、少くとも一部分は保護回路と組合わせ
て形成される場合もある。発振器は低い高調波歪
及び絶対周波数に対する高精度を有する２つの正
弦波トーンを同時に発生しうるものでなければな
らない。 或る形式の従来の発振器は１個のトランジスタ
と選択可能な２重タンク回路に対する変成器結合
とを用いている。夫々４個の巻線を有する２つの
コイルがキーボードで選択された周波数を発生す
るのに用いられる。出力周波数に高精度が要求さ
れるために、タンク回路には高価な高品質の巻線
が必要である。タンク回路は最初に手で微調する
必要があり又精度を保つためには再三同調をとり
なおす必要がある。この形式の回路はエージン
グ、温度、湿度及び衝撃に弱いため製作及び保守
に比較的費用がかかる。この装置も又かさ高く、
使いにくい。 従来の他の装置として能動増幅器と、２重Ｔ型
又はブリツジＴ型回路の如き受動帰還回路網を用
いたものがある。この形式の装置は前に述べた装
置より小型で信頼性も高いが、やはり受動素子の
正確な周波数調整が必要であり、従つて製造及び
保守の費用がかさむ。 〓問題点の解決手段の特徴〓 本考案は２重トーン出力を発生する改良せる電
子的な多周波信号発生器を含むとともに、その余
の構成要素についても改良がほどこされた斬新に
して、特定化された共通スイツチング手段を採択
し結合することにより、従来技術における叙上の
問題点が解消された電話通信システムすなわち装
置を提供せんとするものである。本装置は標準の
ライン電圧により給電されるMOS−LSI集積回路
を用いている。キーボード体は単極単投スイツチ
を用いるのが好ましい。キーボードは同期のとれ
たタイミング回路で復号化され、作動されたキー
を表わすキーボード入力信号を発生する。水晶制
御の発振器で発生される基準信号周波数がキーボ
ード入力信号に応答して分周されて、作動された
キーの行及び列を表わす周波数を有するデイジタ
ル・パルスが生じる。これらデイジタル信号はプ
ログラムされた論理配列（PLA）により、正弦
波に近似した２進ワードに変換される。この２進
ワードは通常のデイジタル−アナログ変換器で正
弦波出力波形に変換される。 回路への給電、送話器の切り離し、及び受信回
路への弱音用抵抗の接続等の共通のキー機能は集
積回路のチツプの一部として電子的に与えられ
る。高周波の低電圧動作を行なうために相補的対
称型金属−酸化物半導体（CMOS）素子を用いて
いる。共通機能に要求される高電流を処理し低イ
ンピーダンス電話回線を駆動するために多数のバ
イポーラ・トランジスタが集積回路中に組込まれ
ている。 本考案の他の特徴として、その電話通信システ
ムの一構成要素として含まれる多周波信号発生器
は、特にキーボードの選択を表わす出力信号を発
生する。キーボード上に作動可能なキーを有し、
且つ作動されたキーを表わすパルスを発生する手
段を有するキーボード手段が設けられている。基
準発振器は基準周波数信号を発生し、この信号は
キーボードからのパルスに応答して修正されて作
動されたキーを表わすデイジタル信号を発生す
る。変換手段がこのデイジタル信号に応答して正
弦波出力信号を発生する。 本考案の他の特徴として、２重トーンの多周波
信号を発生する信号発生装置が設けられる。キー
ボードは複数個の作動可能な選択キーを有し、タ
イミングのとれたパルスをキーの入力に順次与え
るための走査信号発生器を有する。上記タイミン
グのとれたパルスに応答して第１及び第２の復号
化回路が選択されたキーの行及び列を表わす１対
のパルス信号を発生する。基準発振器が基準周波
数信号を発生し、この信号は上記１対のパルス信
号に応答して計数回路により分周されて標準の電
話出力周波数の倍数である周波数を有する１対の
デイジタル信号を発生する。プログラム論理配列
（PLA）が上記デイジタル信号を標準の電話出力
周波数を有する正弦波形を有する２進符号化され
たワードに変換する。最後に、通常のデイジタ
ル・アナログ変換器で２進ワードを正弦波信号に
変換し、これらが組合わされて２重トーン多周波
出力信号を発生する。 本考案の更に他の重要な特徴として、信号発生
器は複数個の被監視源の１つからの入力信号に応
答して出力信号を発生する。作動手段は各源につ
ながつており各源の相対位置を表わすタイミング
のとれたパルスを発生する。基準手段は標準の基
準信号を発生し、これはタイミングのとれたパル
スに応答して修正されてデイジタル信号を発生す
る。プログラムされた手段がデイジタル信号をデ
イジタル符号化された信号に変換し、この信号は
次いで正弦波アナログ信号に変換され取り出され
る。 〓本考案の効果〓 以上より明らかなように、本考案は先行技術に
比していくつかの利点を有する。本装置は外部電
源を必要とせず電話回線の電圧で直接に作動でき
る。若干の簡易な設計的配慮を要するのみによ
り、高精度で、かつ周波数選択特性が優れ、その
選択操作の容易な水晶発振器を随意に使用できる
ため、ひんぱんな同調を要することなく定常的つ
まり安定な基準周波数信号が発生される。周波数
信号を選択された整数で分周することにより、標
準の電話装置とのインターフエイスに必要な高精
度のトーンが発生される。キーボードで同期化さ
れた復号化回路により、費用及び保守動作が極め
て僅かですむ単極単投スイツチを有する低い簡単
な構造のキーボード体を用いることが出来る。プ
ログラムされた論理配列（PLA）を使用するこ
とにより、デイジタル・パルスをデイジタル的に
変化する２進ワードに変換するためのコンパクト
な手段が可能であり、この２進ワードは複雑なフ
イルタ回路網を要することなく正弦波出力トーン
に変換出来る。MOS−LSI集積回路の使用によ
り、基準発振器の水晶を除く装置全体が１つのチ
ツプに収められ、これにより高周波、低電圧で動
作可能なコンパクトな、保守動作のいらないパツ
ケージを作ることができる。チツプに共通キー機
能を含ませることにより、装置の寸法及び保守動
作は更に軽減される。 〓本考案の実施例〓 本考案の具体的構成及び作用のより良き理解の
ため、図示の実施例にもとづいてこれを説明する
と、先づ、第１図は本考案の電話通信システムに
含まれる典型的な信号発生装置１０の簡略化した
ブロツク図を示し、基準発振器１２の水晶を除い
て、信号発生装置１０は主としてCMOS（相補的
耐称型金属−酸化物半導体）電界効果トランジス
タ技術を用いて単一の集積回路として作られてい
る。装置１０は電話の信号用又は他の応用面にも
適する低高調波歪の２重トーン多周波形出力を発
生する。これは電話回線又は固定DC源で作動
し、経済的で且つコンパクトに設計されている。 装置１０への入力は行列状に配列された作動可
能なキーを有するキーボード回路１４により与え
られる。キーボード回路１４の出力は行復号化回
路１６及び列復号化回路１７へ送られる。これら
の復号化回路は作動されたキーの行及び列を電子
的に感知する。回路１６及び１８により発生され
たタイミングのとれたパルスは低グループのプロ
グラム可能な分周回路２０及び高グループのプロ
グラム可能な分周回路２２へ夫々供給される。基
準発振器１２からの基準信号の周波数は回路２０
及び２２により分周されて選択されたキーの行及
び列を表わす周波数を有するデイジタル信号出力
を発生する。これら周波数は通常の通信システム
の標準周波数の倍数である。これらデイジタル信
号は正弦波PLA２４及び２６に送られ、ここで
回路２０及び２２からのデイジタル周波数信号が
標準の通信周波数を有する正弦波の振幅の種々の
レベルを表わす２進値を有するデイジタル符号化
されたワードに変換される。これらの符号化され
たワードは変換回路網２８及び３０へ送られ、指
示された周波数のアナログ正弦波形が発生され
る。これら正弦波は回路３２で組合わされ、演算
増幅器３４で電流電圧変換がなされる。装置１０
の出力信号３６は標準の通信システムに対するイ
ンターフエイスとしてコンパテイブルな周波数を
有する２重トーン正弦波信号である。出力信号の
周波数は選択されたキーの行及び列で変るので、
作動されたキーの各々について独特の出力信号が
得られる。 第２図に他の実施例の詳細なブロツク図を示
す。電話トーン発生装置４０は多周波キーボード
出力信号を通常の電話回路に与える。装置４０は
相補的対称型MOSプロセスで作られるモノリシ
ツク集積回路であるのが好ましい。安価な水晶型
基準発振器が3.58MHzで動作して装置に基準周波
数信号を与える。キーボード入力は４列、４行に
配列された16個のキーから到来し、行及び列復号
化回路により監視される。これら復号化回路は基
準周波数を逓減するために適当なデイジタル分周
比を選定する。特定のキーが選択されると、基準
周波数は選択されたキーの行及び列を表わす８つ
の異なる正弦波周波数中の２つに分周される。次
いでこれら周波数は混合され、２重トーン多周波
電話ダイアル動作に適する出力トーンを発生す
る。装置４０は主として電話の分野に用いられ、
好ましくは電話回線から直接に給電され、出力ト
ーンを電話回線に差動的に送り返す。装置４０は
固定DC電源と共に用いてもよく、この場合には
可聴出力トーンが出力増幅器において得られる。
キー入力は標準の双極双投キーボード又は単極単
投キーボードにより与えられてもよい。送話器の
切り離し及び弱音用抵抗の挿入の如き共通キー機
能は集積回路中に組込まれるのが好ましい。 簡単な概略説明はこの程度にして、第２図の装
置の構成及び機能並びに第３−１２図に示す構成
素子の構成及び機能を以下に説明し、続いて装置
の動作の全般的説明を行なう。第２図には示して
いないが、電話トーン発生器４０の主要素子は標
準電圧で作動する電話回線入力により給電される
のが好ましい。これら電圧入力は以下の図面でＶ
＋及びＶ−として示してある。データ入力は４
列、４行に配列された16個のキーを有するキーボ
ード走査回路４４により与えられる。走査信号発
生器４６は押ボタンキーの行及び列を監視するた
めにキーボード走査回路４４に走査信号Ｓ１及び
Ｓ２を与える。 回路４４の行出力Ｒ１−Ｒ２は基準信号１と
共に行復号化回路４８へ供給される。同様に、４
つの列信号Ｃ１−Ｃ４が基準信号Ｑ１と共に列復
号化器５０へ入力される。行復号化器４８はプロ
グラムされた分周器（低）５２につながつている
４つのデイジタル出力RD１−RD４を有する。同
様に、４つの列デイジタル出力CD１−CD４が列
復号化器５０からプログラムされた分周器（高）
５４へ至つている。行復号化器４８は又制御信号
VKBを列復号化器５０及び装置４０内の他のい
くつかの素子に与え、有効なキーボード入力がな
されたことを示す信号を出す。列復号化器５０は
制御信号を発生し、これは行復号化器４８へ
の入力となり、列の１つに信号が存在することを
示す。基準発振器５６は高及び低周波数出力を発
生し、これは夫々行及び列復号化器４８及び５０
の出力に応答してプログラムされた分周期５２及
び５４により分周される。低位相出力信号LP１
及びその反転補数出力信号LP２が制御信号VKB
と共にプログラムされた分周器（低）５２へ供給
される。高周波入力信号HP１及びその補数信号
HP２が制御信号と共にプログラムされた分
周器（高）５４へ入力される。 回路の寸法を減少させるために、マルチプレク
サ５８がプログラムされた分周器５２及び５４か
ら夫々出力PL及びPHを受取り、これを修正した
形で１つのPLA６４に交互にゲートする。基準
発振器５６からの高及び低周波数信号HP１，HP
２，LP１，LP２もマルチプレクサ５８に供給さ
れ、シフトレジスタ発生器６０及び６２を調時す
るためのタイミング・パルスLPG１及びHPG１
を発生する。制御信号も発生器６０及び６
２へ供給される。 シフトレジスタ発生器６０及び６２は各々５段
の計数器よりなり、その出力はマルチプレクサ５
８からの２つの制御信号及びにより
PLA６４内へ交互にゲートされる。PLA６４は
正弦波振幅を表わすように値が歩進的に変る２進
ワード出力を発生し、これはラツチ６６及び６８
に一時的に貯蔵される。高ラツチ出力Ｈ１−Ｈ４
及び低ラツチ出力Ｌ１−Ｌ４がデイジタル−アナ
ログ変換器７０へ送られる。この変換器はＲ−
2R梯子型回路網を有するものであるのが好まし
い。変換器７０からの２つの正弦波周波数出力信
号は出力回路７２へ送られそこで組合わされてラ
イン出力７４へ送出される。制御信号はラ
ツチ６６，６８、デイジタル・アナログ変換器７
０及び出力回路７２へも供給され、キーボードが
作動された時にこれらの回路を同期して作動させ
る。PLA６４と同様なPLAを設ければマルチプ
レクサ５８は装置４０に設けなくてもよい。この
場合、一方のPLAをシフトレジスタ６０とラツ
チ６６の間に接続し、他方のPLAでシフトレジ
スタ６２の出力を処理してラツチ６８の入力とす
る。 キーボード走査回路４４の詳細を第３図に示
す。走査回路は３つのラツチ８０，８２，８４を
有しこれらは２つの位相制御入力及びＱ，出力
を有するＤタイプのクロツクされたフリツプ・フ
ロツプ論理ゲートであるのが好ましい。このラツ
チは本質的には１サイクル遅延回路であり、Ｄ入
力の入力信号が１サイクル後にＱ出力に現われ
る。後に説明する第６図に示すような走査信号発
生器により走査信号Ｓ１及びＳ２がラツチへの制
御入力として供給される。 ３つのラツチ８０，８２，８４は８歩進サイク
ルを循環する３段計数器として動作し、ラツチ８
０が最低位ビツトを表わしラツチ８４が最高位ビ
ツトを計数する。ラツチ８０の出力はＱ１，１
で示され、ラツチ８２の出力はＱ２，２で示さ
れ、ラツチ８４の出力はＱ３，３で示される。
３つのラツチの計数シーケンスをＱ出力について
みると第表のようになる。

【表】 本明細書中では「正パルス」及び「１ビツ
ト」、並びに「負パルス」及び「０ビツト」なる
語は夫夫同じ意味を表わす。又「真」及び「偽」
なる語もこれらに対応して用いる場合もある。 第１表の計数シーケンスは、第３図に示す如き
ラツチ８０，８２，８４と、アンド・ゲート８６
及至９０及びノア・ゲート９６，９８との関係を
参照することにより容易に理解できよう。タツチ
８０のＤ入力は同じラツチの１出力に直接につ
ながれている。従つて、ラツチ８０の負出力状態
はその入力につながれるために、ラツチ８０は各
計数毎に状態が変る。 ラツチ８０，８２，８４の出力は１群のアン
ド・ゲート８６乃至９４及びノア・ゲート９６，
９８へ供給される。これらノア・ゲートの出力は
夫々ラツチ８２，８４のＤ入力へ至つている。ア
ンド・ゲート８６は１，２入力を有し、アン
ド・ゲート８８はＱ１，Ｑ２入力を有する。これ
ら２つのゲートの出力はノア・ゲート９６へ供給
されノア・ゲート９６の入力は直接にラツチ８２
のＤ入力に戻される。ゲート８６，８８，９６は
ラツチ出力Ｑ１，Ｑ２に対して排他的オア機能を
実行する。第表を参照するに、同表の第２及び
第３計数期間中ラツチ８２のＤ入力に対して
“１”ビツトが発生される。この入力は第３及び
第４計数期間中Ｑ２出力として現われる。 アンド・ゲート９０はＱ１，Ｑ２，Ｑ３入力を
有する。アンド・ゲート９２は２，３入力を
有する。そしてアンド・ゲート９４は，３入
力を有する。アンド・ゲート９０，９２，９４の
出力はノア・ゲート９８へ送られ、ラツチ８４の
Ｄ入力を与える。ゲート９０，９２，９４，９８
の機能を考察すれば明らかなように、ノア・ゲー
ト９８は第表のステツプ４乃至７の期間のみラ
ツチ８４のＤ入力へ“１”ビツトを与える。この
入力は第表のステツプ５乃至８でＱ３の出力に
現われる。 ラツチ８２，８４のＱ出力はナンド・ゲート１
０２−１０８及びインバータ１１０−１１６を経
てタイミングのとれたシーケンスでキーボード１
００に供給される。ナンド・ゲート１０２は入力
２，３を有し、その出力はインバータ１１
０、線Ｌ１を経て第１行のキーボード・スイツチ
RS１へ送られる。同様に、ナンド・ゲート１０
４は入力Ｑ２，３を有し、その出力はインバー
タ１１２で反転されて線Ｌ２上のスイツチRS２
へ供給される。ナンド・ゲート１０２は入力Ｑ
２，Ｑ３を有し、その出力はインバータ１１６を
経て線Ｌ４上をスイツチRS５へ送られる。図示
の16個のスイツチRS１−RS４は単極単投スイツ
チであり、出力Ｃ１−Ｃ４を夫々有する４本の列
線を構成するように列極が相互に接続されてい
る。 第表からわかるように、３段計数器８５の第
１及び第２計数期間のみ、線Ｌ１に正パルスが現
われる。正パルスは次に第３及び第４計数期間に
線Ｌ２に現われ、第５、第６期間に線Ｌ３に現わ
れ、最後に第７、第８期間に線Ｌ４に現われる。
従つて４本の線Ｌ１−Ｌ４の各々は２カウントの
走査パルスで順次に監視されてスイツチが閉じた
か否かが調べられる。 ナンド・ゲート１０２−１０８の出力は夫々４
つのノア・ゲート１１８−１２４へも入力され
る。ラツチ８０の１出力もノア・ゲート１１８
−１２４の各々に与えられる。これらゲートのＲ
１−Ｒ４の出力は第４図に示す行復号化器への入
力信号となる。ノア・ゲート１１８−１２４は各
パルス長を半分に切断することにより行復号化器
へ送られる順次的行走査パルスを安定化する。従
つて、線Ｒ１は第表の第２計数期間中のみパル
スを送る。同様に、線Ｒ２，Ｒ３，Ｒ４は夫々第
表の第４、第６、第８計数期間のみパルスを送
る。 次に第４図を参照して行復号化器４８を詳細に
説明する。第３図に示したキーボード走査回路４
４のＲ１−Ｒ４出力が夫々４個の伝送ゲート１２
６−１３２のｎチヤンネル入力に供給される。
又、Ｒ１−Ｒ４入力は各々インバータ１３４−１
４０の１つにより反転され、その出力は伝送ゲー
ト１２６−１３２のｐチヤンネル制御ゲートへ供
給される。制御信号が伝送ゲート１２６−１
３２の各入力へ与えられる。これはキーボード列
出力のいづれかに正パルスが現われた時に発生さ
れる負パルスであり、第５図の列復号化器の説明
の際に詳述する。Ｒ１制御入力が正になり入
力が負になる時、即ち正パルスが線Ｌ１を経てキ
ーボード１００に現われ、正パルスが列出力Ｃ１
−Ｃ４の１つに現われた時に、伝送ゲート１２６
は負パルス出力を発生し、キーボード１００上の
スイツチの１つが閉じたことを示す。同様に、正
パルスが入力Ｒ２−Ｒ４に夫々現われ負パルスが
入力に与えられた時、伝送ゲート１２８−１
３２は負パルスを発生する。 伝送ゲート１２６−１３２の出力は夫々コンデ
ンサ１４２−１４８の１つと正ライン電圧Ｖ＋の
間につながれている。コンデンサ１４２−１４８
はゲート１２６−１３２のパルス出力からの電荷
を保持するための一時的メモリとして働く。 伝送ゲート１２６−１３２は又１群の４入力ノ
ア・ゲート１５０−１５６へも直接に出力を供給
する。伝送ゲート１２６の出力は又インバータ１
５８に与えられ、その出力はノア・ゲート１５
２，１５４，１５６に供給される。同様に、イン
バータ１６０はゲート１２８の出力を受取り、ノ
ア・ゲート１５０，１５４，１５６へ入力を与え
る。伝送ゲート１３０の出力はインバータ１６２
へ供給され、その出力はノア・ゲート１５０，１
５２，１５６へ与えられる。更に、インバータ１
６４は伝送ゲート１３２の出力を受取り、ノア・
ゲート１５０−１５２，１５４へ入力を与える。 ノア・ゲート１５０への入力をしらべればわか
るように、Ｒ１入力に正パルスがあり、Ｒ２−Ｒ
４入力に負パルスがある時にのみ正パルスが出力
RD１に現われる。同様に、入力Ｒ２が正で他の
入力Ｒ１，Ｒ３，Ｒ４が負の時のみ正パルスがノ
ア・ゲート１５２の出力RD２に現われる。他の
ノア・ゲート１５４，１５６についても同様の考
察ができる。従つて、夫々のキーボード行にのみ
正パルスが与えられ且つそのパルスがキーボード
列の１つに沿つて戻された時にノア・ゲート１５
０−１５６の各出力に正パルスが現われ、スイツ
チが閉じたことを示す。 インバータ１５８−１６４の出力は又４入力ノ
ア・ゲート１６６へも与えられ、このゲート１６
６はインバータ１６７へ入力を与える。インバー
タ１６７及びノア・ゲート１６６の出力は夫々
VKB，で示される。両出力は制御信号であ
り、後述する如く回路内の種々の素子に与えられ
る。VKB（キーボード有効）信号はたゞ１つの
行が作動されたことを示し、逆に信号はキ
ーボード行のいづれもが作動パルスを受取らず又
は２以上の行が作動パルスを受取つたことを示
す。 次に第５図を参照して列復号化器５０の回路に
ついて説明する。第３図に示すキーボード１００
の列からの出力Ｃ１−Ｃ４は列復号化器５０への
入力となる。入力Ｃ１−Ｃ４の各々は４入力オ
ア・ゲート１６８へも供給され、前述の制御
出力を発生する。Ｃ１−Ｃ４入力はナンド・ゲー
ト１７０−１７６へも夫々供給される。これらゲ
ートは夫々第３図のラツチ８０から共通の第２入
力Ｑ１を受取る。ナンド・ゲート１７０−１７６
は第３図のノア・ゲート１１８−１２４と同様な
機能を有し、Ｃ１−Ｃ４パルス入力を半分に切断
して安定化する。ナンド・ゲート１７０−１７６
の出力は伝送ゲート１７８−１８４のｐチヤンネ
ル制御入力へ送られる。上記出力は又夫々インバ
ータ１８６−１９２を通り夫々伝送ゲート１７８
−１８４のｐチヤンネル制御入力へ与えられる。
伝送ゲート１７８−１８４の各入力に負のライン
電圧Ｖ−が印加され、従つて対応する正の列パル
ス入力が与えられた時にこれらのゲートの出力に
は負のパルスが発生する。 コンデンサ１９４−２００が夫々伝送ゲート１
７８−１８４の出力と正のライン電圧Ｖ＋の間に
つながれている。Ｐ型MOSトランジスタ２０２
−２０８が夫々伝送ゲート１７８−１８４の出力
と正のライン電圧の間につながれている。VKB
制御信号がトランジスタ２０２−２０８の各ゲー
トに加えられる。 伝送ゲート１７８−１８４の出力は又、夫々１
群の４入力ノア・ゲート２１０−２１６に与えら
れ、インバータ２１８−２２４の入力へも夫々与
えられる。インバータ２１８の出力はノア・ゲー
ト２１２，２１４，２１６へ与えられる。同様
に、インバータ２２０の出力はノア・ゲート２１
０，２１４，２１６の入力へ与えられる。インバ
ータ２２４の出力はノア・ゲート２１０，２１
２，２１４へ与えられる。 トランジスタ２０２−２０８はVKB正パルス
が存在しない場合常時オンであり、コンデンサ１
９４−２００は放電され、伝送ゲート１７８−１
８４の出力は遮断されている。正のVKBパルス
が来ると、トランジスタ２０２−２０８はオフに
なりコンデンサ１９４−２００は充電され、伝送
ゲート１７８−１８４の出力はノア・ゲート２１
０−２１６及びインバータ２１８−２２４へ与え
られる。従つて、夫々の列入力Ｃ１−Ｃ４にパル
スが現われ且つVKB信号が与えられた時にのみ
ノア・ゲート２１０−２１６の出力CD１−CD４
は正パルスを与えられ、１つのキーボード行に正
パルス信号が与えられたことを示す。 さて第６図を参照して走査信号発生器４６及び
基準発振器５６について説明する。２つのインバ
ータ２２６，２２８は直列につながれ、インバー
タ２２６の出力は抵抗２３４を介して入力へ帰還
されている。インバータ２２８の出力はコンデン
サ２３６を介してインバータ２２６の入力へ与え
られる。本明細書中の各インバータはライン電圧
（図示せず）により給電されるｐチヤンネル、ｎ
チヤンネル、プツシユプル増幅器でコンデンサ結
合を除いては帰還を有さないものであるのが好ま
しい。インバータ２２６，２２８は抵抗２３４、
コンデンサ２３６と共にフリーランニングのＲ−
Ｃ走査発振器を構成し、これは約100KHzの周波
数で動作するものが好ましい。発振器出力はイン
バータ２３０を介して送出され、制御信号Ｓ１を
発生し、これはインバータ２３２へ入力され、制
御信号Ｓ２を発生する。制御信号Ｓ１，Ｓ２はタ
イミング信号であり、ラツチ８０，８２，８４を
用いた３段計数器８５に対するクロツク速度を制
御するためにキーボード走査回路で用いられる。 制御信号Ｓ１は基準発振器５６への入力でもあ
り、ナンド・ゲート２３８の１つの入力へ与えら
れる。他方の入力はインバータ２４０を介して供
給され、ｐチヤンネルMOSトランジスタ２４２
のゲートにVKB入力を与える。トランジスタ２
４２は正のライン電圧Ｖ＋とインバータ２４４の
間につながれ、インバータ２４４の出力はインバ
ータ２４６を介してナンド・ゲート２４８の１つ
の入力に与えられる。ナンド・ゲート２４８の他
方の入力はナンド・ゲート２３８の出力により与
えられる。発振器回路はオフチツプの水晶２５０
と、インバータ２４４の入出力間に並列につなが
れた抵抗２５１とを有し、これらは回路の残部に
対して基準周波数出力を与える。水晶２５０は
3.58MHzの周波数で動作する高精度の安価な水晶
であるのが好ましく、抵抗２５１は12MΩの値の
ものが好ましい。 ナンド・ゲート２４８の出力は標準のＱ及び
出力を有する静的Ｄ型パワー・フリツプフロツプ
２５２のタイミング入力に供給される。出力は
フリツプフロツプ２５２のＤ入力に帰還され、各
計数毎にラツチの状態を変化させる。フリツプフ
ロツプ２５２のＱ及び出力は標準のＱ及び出
力を有する動的パワー・フリツプフロツプ２５４
に対する２つの制御入力を与える。フリツプフロ
ツプ２５４の出力はそのＤ入力へ帰還され、各
計数毎にその状態を変化させる。図示していない
が、フリツプフロツプ２５２，２５４は各々装置
の残部にタイミングパルスを与えるために出力信
号を増幅するための前端パワー駆動回路を有す
る。フリツプフロツプ２５２は1/2分周回路であ
り、発振器入力周波数をＱ出力LP１，LP２にお
いて1.79MHzに分周する。同様に、フリツプフロ
ツプ２５４は1/2分周回路を構成し、フリツプフ
ロツプ２５２からの1.79MHzの周波数をフリツプ
フロツプ２５４のＱ出力HP１，HP２において
895KHzの信号に分周する。 キーボード上のキーがいづれも押出されていな
い時、装置は待機モードにあり水晶発振回路はオ
フ状態である。いづれのキーも押されていないの
で、負のVKB入力がトランジスタ２４２をオン
にし、Ｖ＋電圧を水晶２５０に印加してこれをオ
フにクランプし、インバータ２４６の出力には正
信号が現われる。このモードでは、ナンド・ゲー
ト２３８への入力は正であり、Ｓ１入力は
ナンド・ゲート２３８，２４８を制御する。従つ
て、走査器の周波数は２つのフリツプフロツプ２
５２，２５４を通つて装置の残部に供給される。 キーボード上の或るキーが作動されると、
VKB信号が正になり、トランジスタ２４２をオ
フにし、水晶２５０を励起して抵抗２５１と共に
発振させる。同時に、ナンド・ゲート２３８への
入力が負になり、ナンド・ゲート２４８に
は正入力が与えられ、よつてこのゲートはインバ
ータとして働き水晶発振器からの基準周波数を通
過させる。従つて、キーボード上の或るキーが押
されると、基準発振器５６が作動し、基準周波数
を装置の残部に供給する。いづれのキーも押され
ない場合、装置は待機モードにあり、基準発振器
はオフ状態で装置には電力消費を減らすために低
い走査周波数が与えられる。 第７図にはプログラムされた分周器（高）５４
の回路図を示す。５段シフトレジスタ発生器計数
器５５は、５つの直列接続されたＤ型ラツチ２５
６−２６４と帰還回路よりなる。第６図の基準発
振器からの制御信号HP１，HP２がラツチ２５６
−２６４の各々の２つの制御入力に与えられる。
最終段を除く各段のＱ出力は次段のＤ入力につな
がれている。第１段のラツチ２５６のＤ入力はナ
ンド・ゲート２６５から与えられる。ナンド・ゲ
ート２６５は後述する如く第１入力VKBと第２
入力を有する。待機モード中VKBが負の時、ナ
ンド・ゲート２６５は信号を発生しこれはラツチ
２５６へ送られる。キーが作動されると、VKB
は正になり、第２入力が何であれそれはラツチ２
５６に与えられる。 ラツチ２５６−２６４のＱ，出力は４本の交
叉する共通線と所定の位置で結合すことにより帰
還マトリツクスを構成する。ラツチ２５６−２６
４の出力と線２６６−２７２との間の所定の接続
点における記号が“０”は通常の相補的対称型
MOSトランジスタがそこにあることを示し、こ
のトランジスタは計数又はシフト動作中パルスを
印加されてデータを転送し、他の期間はオフ状態
に留まるものである。この構造は第１０図の
PLA６４と関連して後に詳述する。ラツチ２５
６のＱ出力は線２６８，２７２へつながれ、出
力は線２６６，２７０へつながれている。ラツチ
２５８のＱ出力は線２６８，２７０と交叉し、
出力は線２６６，２７２に接続されている。ラツ
チ２６０のＱ出力はいずれの線にもつながれず、
出力は４本の線２６６−２７２の全部につなが
れている。ラツチ２６２のＱ出力は４本の線２６
６−２７２の全部につながれ、出力はいづれの
線にもつながれていない。又、ラツチ２６４のＱ
出力は線２６６，２７０，２７２につながれ、
出力は線２６８につながれている。４つのｎチヤ
ンネルMOSトランジスタ２７４−２８０が夫夫
線２６６−２７２と負のライン電圧Ｖ−の間につ
ながれている。トランジスタ２７４−２８０のゲ
ートは第５図の列復号化器のCD１−CD４出力へ
夫々つながれている。CD１−CD４信号は夫々線
２７２，２７０，２６８，２６６へつながれてい
る。 線２６６−２７２は夫々伝送ゲート２８２−２
８８の入力へつながり、これらゲートは入力信号
HP１，HP２により制御される。伝送ゲート２８
２−２８８の出力は４入力ナンド・ゲート２９０
へ与えられる。 第２及び第４段、即ちラツチ２５８，２６２の
Ｑ，出力はアンド・ゲート２９２，２９４によ
る排他的オア機能で処理されて、ノア・ゲート２
９６へ送られる。ノア・ゲート２９６の出力は伝
送ゲート２９８、２つのインバータ３００，３０
２及び伝送ゲート３０６を経てアンド・ゲート３
１４へ送られる。インバータ３００の出力は伝送
ゲート３１０を経てアンド・ゲート３１６へ送ら
れる。ナンド・ゲート２９０の出力は伝送ゲート
３０８を経てアンド・ゲート３１４の入力へ送ら
れ、又インバータ３０４及び伝送ゲート３１２を
経てアンド・ゲート３１６の入力へ送られる。 アンド・ゲート３１４，３１６の出力はオア・
ゲート３１８へ与えられ、オア・ゲート３１８の
出力は前述の如くナンド・ゲート２６５の第２入
力を与える。伝送ゲート３１２の出力は第９図に
示すマルチプレクサ５８へ至る出力信号PHを発
生する。クロツク信号HP１，HP２が伝送ゲート
２９８，３０６−３１２の制御入力に与えられ
る。HP１信号は伝送ゲート２８２−２８８及び
２９８のｎチヤンネル制御ゲートへ送られ、HP
２信号は伝送ゲート３０２−３１２のｎチヤンネ
ル制御ゲートへ送られる。 ラツチ２５６−２６４よりなる５段計数器５５
は第表に示す31ステツプの５ビツト・シーケン
スを計数するように構成されている。ビツト・パ
ターンは、段１が最低位ビツトに対応し左端のラ
ツチ２５６で表わされ、段５が最高位ビツトで右
端のラツチ２６４で計数されるように順序が逆に
なつて示されている。“１”は正のＱ出力及び負
の出力を表わし、“０”はこれと反対の出力を
表わす。

【表】 第表に示す計数シーケンスは段５及び３から
排他的オア機能を介して帰還した通常の５段フリ
ーランニング計数器の標準のシーケンスである。
この構成は第７図に示すものと比べて、ゲート２
９２−２９６が段２及び４の出力に対して排他的
オア機能を行なう点が異なる。通常の帰還信号を
後述する第２の復号帰還信号と組合せる場合に伝
播遅延があるために、帰還入力信号を通常より一
段先で取つている。伝送ゲート２８２−２８８及
び３０６−３１２は計数器５５の各段に対する隔
離及び帰還同期を与える。 第２の復号帰還信号は５つの段２５６−２６４
の出力につながる線２６６−２７２により構成さ
れるマトリツクスにより発生される。線２６６−
２７２の１つが列入力CD１−CD４の１つからの
入力信号により付勢されると、計数器５５の計数
値がその線に対する“０”接続により表わされる
値に達した時にナンド・ゲート２９０により復号
帰還信号が発生される。この出力信号はゲート３
１４−３１８でなされる排他的オア機能でノア・
ゲート２９６からの帰還信号と組合わされる。こ
の結果生じる出力は５段計数器５５に帰還され、
計数器を次のステツプでリセツトし、計数サイク
ルを再開する。従つて、ナンド・ゲート２９０か
らの補数出力は復号帰還信号を発生するマトリツ
クス構成中の線に従つて計数シーケンスのステツ
プ数を減少させる働きをする。線２６６は５段計
数器５５の各段の出力につながれ、17ステツプ・
シーケンスにわたつて計数される。同様に、線２
６８は19ステツプ・シーケンス計数されるように
接続され、線２７０は21ステツプ・シーケンス、
線２７２は23ステツプ・シーケンス計数されるよ
うに接続される。従つて出力信号PHは線２６６
−２７２のいづれが付勢されたかに応じて、17，
19，21又は23計数シーケンスの終りにナンド・ゲ
ート２９０を介して発生される。 例えば線２６６についてみると、５段２５６−
２６４の各々のＱ及び出力は計数値“00011”
を表わす。ここで出力の各々は“０”を表わ
し、Ｑ出力の各々は“１”を表わす。このパター
ンは第表のステツプ１７に対応する。従つて、
列４内の作動されたキーでCD４に信号を出し線
２６６が付勢されると、復号帰還信号“１”が線
２６６に発生し、帰還回路による１ステツプ遅延
のためにステツプ１８の後に計数器５５の入力に
与えられる。第表からわかるように、ステツプ
１９の最低位ビツトはステツプ１８の段５からの
帰還により発生された“１”である。しかし帰還
“１”ビツトがナンド・ゲート２９０により発生
された復号帰還信号“１”との排他的オアをとら
れると、次の計数ステツプで最低位位置に対して
“０”ビツトが発生され、“01000”ビツト・パタ
ーンとなり、これは第表のステツプ２に相当す
る。従つて計数器５５はステツプ２にリセツトさ
れており、その点で計数を再開する。入力信号
CD４が線２６６を付勢している限り第表のス
テツプ２及び１８の間の17ステツプ計数シーケン
スが続行される。 同様に、キーボード１００の第３列内のキーが
押されると、入力信号CD３が第表のステツプ
７に相当するパターン“11010”で計数器５５の
出力につながれている線２６８を付勢する。従つ
て、復号帰還“１”ビツトが発生し、次の計数ス
テツプ８の後に計数器５５の帰還信号との排他的
オアをとられる。段３及び５からの通常の帰還ビ
ツトは共に“１”であるので、通常の帰還項は
“０”になる。しかし復号帰還“１”が段１の入
力を“１”に変えるので、次の計数ステツプのパ
ターンは“10110”に変更される。これは第表
のステツプ２１に相当する。従つて、入力信号
CD３が線２６８を付勢している間、計数器５５
は第表のステツプ２１からステツプ８まで19ス
テツプ計数を進む。 線２７０，２７２は同様な計数シーケンスを行
なう。線２７０はステツプ２６に相当する
“01011”パターンで５段出力につながれている。
従つてステツプ２７がシーケンス中の最後の計数
であり、計数器はステツプ７にリセツトされて２
１ステツプ・シーケンスを計数する。又、線２７
２は第表のステツプ１０に相当する“10011”
パターンで５段出力につながれている。ステツプ
１１は復号ステツプであり、計数はステツプ２０
へ跳び、23計数シーケンスを開始し、ステツプ１
１で終る。 上記より明らかなように、入力HP１，HP２に
より与えられた895KHzの周波数は線２６６，２
６８，２７０，２７２の１つの付勢に応答して
夫々17，19，21，23の比で分周され、マルチプレ
クサ５８に対する出力信号PHを発生する。 次に第８図を参照してプログラムされた分周器
（低）５２の回路を説明する。分周器５２は第７
図で説明した分周器５４と構成、動作共に同様で
あるが、異なる点は、分周器５２は直列接続され
た７個のＤ型ラツチ３２０−３３２よりなる７段
の計数器５３を用いていることである。第６図の
基準発振器からの1.79MHzの周波数のクロツク信
号LP１，LP２が７段の各々の制御入力へ与えら
れる。第１段のラツチ３２０のＤ入力はナンド・
ゲート３３４から与えられ、ナンド・ゲート３３
４は第１入力VKBと後述する第２の帰還入力を
有する。 ラツチ３２０−３３２のＱ，出力は第１０図
と共に後述する記号“０”で示された普通の
MOSトランジスタ論理回路により４本の共通線
３３６−３４２と共に復号マトリツクスを構成す
る。ラツチ３２０のＱ出力は線３３６，３４０に
つながれ、Ｑ出力は線３３８，３４２につながれ
ている。ラツチ３２２のＱ出力は線３３６，３３
８，３４０につながれ、出力は線３４２につな
がれている。ラツチ３２４，３２６，３３２の各
Ｑ出力は４本の線３３６−３４２の各々につなが
れ、各出力はいづれの線にもつながれていな
い。ラツチ３２８のＱ出力は線３４０，３４２に
つながれ、出力は線３３６，３３８につながれ
ている。ラツチ３３０のＱ出力は線３３６，３４
０につながれ、出力は線３３８，３４２につな
がれている。 線３３６−３４２は夫々ｎチヤンネルMOSト
ランジスタ３４４−３５０を介して負のライン電
圧Ｖ−へつながれている。トランジスタ３４４−
３５０のゲートは第４図の行復号化器のRD１−
RD４行出力に夫々つながれている。RD１−RD
４信号は線３４２，３４０，３３８，３３６にも
夫々つながれている。線３３６−３４２は入力信
号LP１，LP２により制御される伝送ゲート３５
２−３５８を経て４入力ナンド・ゲート３６０へ
結合される。 計数器５３の第４及び第６段、即ちラツチ３２
８，３３０のＱ及び出力はアンド・ゲート３６
２，３６４及びノア・ゲート３６６による排他的
オア機能で処理される。ノア・ゲート３６６の出
力は伝送ゲート３６８及びインバータ３７０を経
て送られ、７段計数器に対する通常の帰還信号を
構成する。この信号はナンド・ゲート３６０の出
力信号との排他的オアをとられ、復号帰還信号を
発生する。インバータ３７０の出力は伝送ゲート
３８０を経てアンド・ゲート３８６へ送られる。
インバータ３７０の出力は又インバータ３７２で
反転され、伝送ゲート３７６を経てアンド・ゲー
ト３８４の入力へ送られる。同様に、ナンド・ゲ
ート３６０の出力は伝送ゲート３７８を経てアン
ド・ゲート３８４へ送られ、又インバータ３７４
及び伝送ゲート３８２を経てアンド・ゲート３８
６の入力へ送られる。アンド・ゲート３８４，３
８６の両出力はオア・ゲート３８８へ与えられ、
ナンド・ゲート３３４への第２入力となる帰還信
号を形成する。前述の如く、LP１，LP２入力信
号は伝送ゲート３５２−３５８，３６８及び３７
６−３８２を制御する。LP１信号は伝送ゲート
３５２−３５８及び伝送ゲート３６８のｎゲート
に与えられる。LP２信号は伝送ゲート３７６−
３８２のｎゲートに与えられる。 オア・ゲート３８８の出力は帰還信号となり、
VKB入力と共にナンド・ゲート３３４への第２
入力を与える。プログラムされた分周器（低）５
２の回路出力PLは伝送ゲート３８２の出力から
得られ、ナンド・ゲート３６０からの復号帰還出
力となる。 段６及び７からの帰還を有する通常の７段フリ
ーランニング計数器は通常は第表に示す如き
128ステツプの７ビツト・シーケンスで計数を行
なう。ここで“１”は正のＱ出力及び負の出力
を示し、“０”はこれと反対の出力を表わす。ビ
ツト・パターンは、段１が左端の最低位ビツトを
表わし、段７が右端の最高位ビツトを表わすよう
に逆の順序で示してある。

【表】

【表】

【表】

【表】 第表に示す計数シーケンスは段６及び７から
排他的オア機能を介して帰還した通常の７段フリ
ーランニング計数器の標準のシーケンスである。
第８図では、第７図で述べた伝播遅延の問題のた
めに、ゲート３６２−３６６は段５及び６の出力
に対して排他的オア機能を行なう。更に計数器は
７つの段320−332の出力とつながる線３３６−３
４２で構成される復号マトリツクスにより変更さ
れている。線３３６−３４２は、その内の１本が
行入力RD１−RD４からの入力信号で付勢された
時にナンド・ゲート３６０を介して復号帰還信号
を与える。この復号帰還信号はゲート３８４−３
８８によりノア・ゲート３６６からの帰還信号と
排他的オアをとられる。この結果生じる出力は、
VKBが正の場合ナンド・ゲート３３４を介して
第１段計数器５３の入力へ与えられる。従つて、
ナンド・ゲート３６０からの復号帰還は、第７図
のプログラムされた分周器５４の場合と同じく、
どの線が付勢されているかに応じて４種の値のい
づれかだけ計数シーケンスのステツプ数を減少さ
せる。線３３６は計数器５３の７つの段の出力に
つながれており、59ステツプ・シーケンスを計数
する。線３３８は66ステツプ・シーケンス、線３
４０は73ステツプ・シーケンス、線３４２は80ス
テツプ・シーケンスを夫夫計数するようにつなが
れている。従つて線３３６−３４２のいづれが付
勢されたかによつて59，66，73又は80ステツプの
終りに出力信号がナンド・ゲート３６０を介して
発生される。 この短縮計数シーケンスは第７図に関連して前
に説明したのと同じようになされる。59計数シー
ケンスに対する開始状態はステツプ２３、即ち
“0011110”であり、シーケンスの終りはステツプ
８１、即ち“0111101”である。その前のステツ
プ、即ちステツプ８０は計数器５３の各段への線
３３６の線接続のパターン“1111011”を表わし
ている。同様に、線３３８を用いる66計数シーケ
ンスは第表のステツプ１００で始まり、ステツ
プ３８で終る。計数器５３の出力に対する線３４
０の接続では、73ステツプ計数がステツプ４９で
始まりステツプ１２１で終る。又、線３４２を接
続した場合、計数器５３は80ステツプ・シーケン
スをステツプ２５で始まり、ステツプ１０４で終
るように計数する。 第９図にはマルチプレクサ５８の回路図を示
す。3.58MHzの基準周波数は、キーボード上に付
勢されたキーの行及び列に応じて低い周波数に既
に分周されている。マルチプレクサ５８は低及び
高グループの分周器５２，５４からの入力を
PLA５４に交互に与えるので、PLAは１つしか
必要でない。多重化機能に必要なタイミング制御
信号はSLG（低グループ・サンプル）及びSHG
（高グループ・サンプル）で示される。これらタ
イミング信号はラツチ４００，４０２、オア・ゲ
ート４０４，４０６及びナンド・ゲート４０８，
４１０，４１２で発生される。ラツチ４００，４
０２は共に895KHzで動作する制御入力HP１，
HP２を有する。ラツチ４００の出力はそのＤ
入力へ帰還されるので、ラツチ４００の状態は各
クロツク・パルス毎に変る。ラツチ４００のＱ出
力は、ナンド・ゲート４０８へ至る出力を有する
オア・ゲート４０６へ供給される。同様に、ラツ
チ４００の出力はオア・ゲート４０４へ供給さ
れ、その出力はナンド・ゲート４０８の他の入力
へ与えられる。オア・ゲート４０４，４０６の第
２の入力は夫々ラツチ４０２のＱ及び出力によ
り与えられる。ナンド・ゲート４０８の出力はラ
ツチ４０２のＤ入力となる。ラツチ４００，４０
２のＱ出力はナンド・ゲート４１０の入力へ与え
られる。ラツチ４００のＱ出力及びラツチ４０２
の出力はナンド・ゲート４１２の入力に与えら
れる。 上述の回路を考察すればわかるように、オア・
ゲート４０４，４０６はナンド・ゲート４０８と
共にラツチ４００，４０２のＱ出力に対して排他
的オア機能を行なう。この排他的オア機能の出力
はラツチ４０２のＤ入力に与えられる。ラツチ４
００のＱ出力は各クロツク・パルス毎に状態が変
るので、ラツチ４０２のＱ出力は２つ目のクロツ
ク・パルス毎に状態が変わる。前述の如くラツチ
４００，４０２のＱ出力のナンドをとることによ
り、第表に示す如くSLG及びSHGサンプル信
号が発生される。SLG及びSHG信号は４ステツ
プ・サイクルにわたつて計数し、各第１計数毎に
負のSHGパルスが、又各第３計数毎に負のSLG
パルスが生じる。

【表】

【表】 マルチプレクサ５８の回路の残部はシフトレジ
スタ６０，６２を動作させるためのクロツク信号
LGP１及びHGP１を発生し、又PLA６４に対す
るアクセス・ゲートを開閉するためのゲート信号
及びを発生する。プログラムされた分
周器５２のPL出力は、基準発振器５６からのLP
１及びLP２信号により制御されるＤ型ラツチ４
１６へ、インバータ４１４を介して送られる。ラ
ツチ４１６はPLパルスを550ナノ秒から1.1マイ
クロ秒へ拡げる働きをする。プログラムされた分
周器（低）５２のクロツク速度はプログラムされ
た分周器（高）５４のクロツク速度の２倍である
ので、PL信号の時間長を２倍にしてPL信号がプ
ログラムされた分周器（高）５４からのPH信号
と見合うようにする必要がある。インバータ４１
４の出力はノア・ゲート４１８へ送られ、又ラツ
チ４１６を経てノア・ゲート４１８の第２入力へ
送られ、１秒の遅延がなされる。従つてノア・ゲ
ート４１８からのパルスはインバータ４１４から
出たパルスに対して２倍の長さを有する。 ノア・ゲート４１８からの拡がつたPLパルス
は信号と共にオア・ゲート４２０の入力に
供給される。信号は隣りのオア・ゲート４
２２にも与えられる。SLGサンプル制御信号はイ
ンバータ４２４を介してオア・ゲート４２２の第
２入力に供給される。オア・ゲート４２０，４２
２の出力はナンド・ゲート４２６へ送られ、ラツ
チ４２８のＤ入力となる。ラツチ４２８のＱ，
出力は夫々オア・ゲート４２０，４２２の第３入
力に与えられる。ラツチ４２８の出力はサンプ
ル制御信号SLGと共にノア・ゲート４３２の入力
へ与えられる。ノア・ゲート４３０の出力はノ
ア・ゲート４３２の入力へ直接に与えられ、又Ｄ
型ラツチ４３４を介してノア・ゲート４３２の第
２入力へ間接的に与えられる。 PH入力信号を処理するために同様な回路が設
けられる。２つのオア・ゲート４３１，４３５は
夫々３つの入力を有し、その１つはからの
共通入力である。PH信号はラツチ４３８のＱ出
力と共にオア・ゲート４３５へ与えられる。サン
プル制御信号SHGはインバータ４４０を介し
て、ラツチ４３８の出力と共にオア・ゲート４
３１の入力に与えられる。オア・ゲート４３１，
４３５の出力はナンド・ゲート４３６へ送られ、
ラツチ４３８への入力となる。サンプル信号
SHG及びラツチ４３８の出力がノア・ゲート
４４２へ入力され、ノア・ゲート４４２の出力は
ノア・ゲート４４４に直接に与えられ、又ラツチ
４４６を介してノア・ゲート４４４の第２入力に
間接的に与えられる。ラツチ４００，４０２，４
２８，４３４，４３８，４４６はすべてタイミン
グ信号HP１，HP２でクロツクされるので、出力
信号とは同期している。 ゲート４２０−４２６、ラツチ４２８及びゲー
ト４３０と前述の入力との組合せによつて、
信号が負で有効なキーボード動作を示して
おり且つSLGサンプル信号が負で行デイジタル・
パルスPLに対するサンプル窓を示している時に
のみ出力を発生する回路が構成される。同様に、
ゲート４３２−４３６、ラツチ４３８及びゲート
４４２は、有効キーボード信号が存在し、サンプ
ル信号SHGが発生された時にのみ列デイジタ
ル・パルスPHから出力信号を発生する。両出力
信号は夫々ラツチ４３４，４４６及びノア・ゲー
ト４３２，４４４により再び2.2マイクロ秒の長
さに拡げられる。ゲート４３２，４４４の出力は
プログラムされた分周器により前もつて選択され
た周波数のサンプルされた信号，を発
生する。 ナンド・ゲート４４８へタイミングのとれたパ
ルス入力HP１及び制御信号を与えることに
より、シフトレジスタ発生器６０，６２に対して
２つのクロツク信号が発生される。ゲート４４８
の出力はノア・ゲート４１８の出力からの拡がつ
たPL信号と共にナンド・ゲート４５０へ供給さ
れ、出力制御信号LGP１を発生する。同様に、ナ
ンド・ゲート４４８の出力はPH信号と共にナン
ド・ゲート４５２へ入力され、制御信号HGP１
を発生する。これら制御信号は第１０図と共に後
に詳述する。 第１０図にはPLA６４、その入力シフトレジ
スタ６０，６２及びその出力ラツチ６６，６８の
回路図を示す。シフト・レジスタ６２はインバー
タ４５６を介してタイミング・パルスLGP１及び
その補数LGP２により制御される５段計数器４５
４よりなる。計数器４５４は第７図の計数器５５
と同様な標準の５段計数器で、５つのＱ出力Ｑ１
−Ｑ５を有する。計数器５４の出力は夫々のＱ
出力のすぐ右側にあるがスペースがないため文字
表示はしていない。第３及び第５段からの帰還は
通常のフリーランニング５段計数器と同じく、ア
ンド・ゲート４５８，４６０及びノア・ゲート４
６２を介して排他的なオアがとられる。 ２線複合マトリツクスは計数器４５４の出力と
交叉する線４６４，４６６を用いており、“０”
で示すMOSトランジスタ・ゲートにより所定の
交点でつながれている。線４６４及び４６６は夫
夫ｎチヤンネルMOSトランジスタ４６８，４７
０で給電される。線４６４は最初の４段の出力
及び第５段のＱ５につながれている。入力制御信
号LGP２はトランジスタ４６８，４７０のゲート
に与えられる。線４６４，４６６はアンド・ゲー
ト４７２へ与えられ、その出力は計数器４５４に
対して複合帰還信号を与える。この信号はアン
ド・ゲート４７４，４７６、インバータ４７８，
４８０及び３入力オア・ゲート４８２（第３入力
としてを有する）を用いてノア・ゲート４
６２の出力からの帰還信号との排他的オアをとら
れる。オア・ゲート４８２の出力は計数器４５４
の第１段Ｑ１のＤ入力へ与えられる。 シフトレジスタ６０はシフトレジスタ６２と同
様の構成であり、５段計数器４８４を有し、これ
はＱ出力Ｑ１−Ｑ５と各段のＱ出力のすぐ右側の
出力を有する。段Ｑ３，Ｑ５をアンド・ゲート
４８６，４８８、そしてノア・ゲート４９０を介
して帰還することにより通常の帰還信号が得られ
る。線４９２，４９４よりなる２線復合マトリツ
クスが計数器４８４のＱ，出力に所定のパター
ンでMOSトランジスタ・ゲートにより接続され
ている。線４９１，４９２が夫々ｎチヤンネル
MOSトランジスタ４９４，４９６を介して負の
ライン電圧につながれている。線４９２は５段全
部のＱ出力につながれ、線４９１は１，２，
３，４，Ｑ５出力につながれている。入力制
御信号HGP１及びインバータ４９８により得ら
れるその補数信号HGP２が計数器４８４に対す
るパルス率を与え、信号HGP２はトランジスタ
４９４，４９６のゲートにつながれている。 線４９１，４９２はアンド・ゲート５００へ入
力され、その出力は計数器４８４に対する復合帰
還信号を構成する。この信号は、アンド・ゲート
５０２，５０４、インバータ５０６，５０８及び
３入力オア・ゲート５１０（その第３入力には制
御信号が与えられる）によりノア・ゲート
４９０からの帰還信号との排他的オアをとられ
る。オア・ゲート５１０の出力は計数器４８４の
第１段Ｑ１のＤ入力へ帰還される。 計数器４５４のＱ，出力は一群の伝送ゲート
５１２を経てPLA６４へ与えられる。同様に、
計数器４８４のＱ，出力は一群の伝送ゲート５
１４を経てPLA６４へ与えられる。計数器４５
４，４８４の対応するＱ，出力はPLA６４の
左側部分を縦に走つている10本の共通線を構成
し、これはPLA６４の入力部と呼ばれる。PLA
６４の右側部分の４本の縦の線はPLAの出力部
分を構成する。 PLA６４は32本の横線と交叉する14本の縦線
よりなる２次元格子である。横線及び縦線の各交
点は潜在的トランジスタ位置であり、“０”で示
したところにトランジスタが存在する。大抵の場
合、論理“１”が永久的にプログラムされるべき
個所にトランジスタがおかれ、論理“０”がプロ
グラムされるべき個所にはトランジスタはおかれ
ず、このようにして読出し専用メモリ（ROM）
が形成される。情報を貯蔵する（ROMをプログ
ラムする）最も一般的な方法は、特注のゲート酸
化物マスクを用いることである。このプロセス
は、配列全体に通常のＰ型ソース及びドレイン領
域を拡散し、ウエハ上に厚い酸化物層を成長させ
ることよりなる。次いで特注のマスクを付着して
酸化物を選択的に食刻し、プログラムを作る。特
定のビツト位置に“１”を貯蔵すべき場合には、
酸化物を除去しない。Ｐ拡散領域の下の横方向金
属線はワード選択線として働き、Ｐ拡散領域はビ
ツト線として働く。ワード線のどれかを選択する
と、“１”を貯蔵しているトランジスタがオンに
なる。“０”が存在する場合には、“０”位置上の
厚い酸化物のためにワード線の電位は導電チヤン
ネルを形成できず、従つて出力は０である。 伝送ゲート群５１２，５１４の伝送ゲートは個
個には図示していないが、計数器４５４，４８４
の各Ｑ出力は伝送ゲート群５１６のゲート５２０
と同様な単一の伝送ゲートを介して送られる。信
号LLG，は伝送ゲートをクロツクし、LLG
信号は伝送ゲート群５１２のＮゲートを制御し、
信号は伝送ゲート群５１２のＰゲートを制
御する。同様に、LHG，制御信号は伝送ゲ
ート５１４，５１８をクロツクし、LHG信号は
伝送ゲート群５１４のＮゲート及び伝送ゲート群
５１８のＰゲートを作動させる。 計数器４５４，４８４は第表に示す如く32ス
テツプ・シーケンスにわたつて計数するようにプ
ログラムされている。

【表】

【表】 PLA６４の入力部分は修正された読み取り専
用メモリを構成し、水平線とＱ出力との交点にト
ランジスタがあれば“１”ビツトを表わし、水平
線と出力との交点にトランジスタがあれば
“０”ビツトを表わす。第表に示す計数器４５
４，４８４の各計数ステツプはPLA６４の読取
り専用メモリ内の同じ番号の水平線の入力部の
MOSトランジスタ接続に対応する。たとえば、
第表の計数ステツプ０の“00000”はPLA６４
内の線０内の10個の入力接続に対応する。PLA
６４の右側の４本の縦出力線は通常の読取り専用
メモリの形式でつながれており、縦線と水平線の
交点にトランジスタがあれば“１”ビツトを表わ
し、交点にトランジスタがなければ“０”ビツト
を表わす。PLA出力の各水平線のパターンは各
計数ステツプに対応しており、第表の右側部分
に示されている。 PLA６４の線０−３１はナンド・ゲート５２
ゲート５２６に与えられる制御信号，
により付勢される。ゲート５２６の出力はトラン
ジスタ群５２８，５３０の各々の16個のｎチヤン
ネルMOSトランジスタのゲートにつながれてい
る。各トランジスタは個々には示していないが、
これらトランジスタはMOSトランジスタ５３２
で表わされ、線１２と負のライン電圧Ｖ−の間に
つながれている。トランジスタ群５２８，５３０
内の他のトランジスタも同様につながれている。
従つて線０−３１はゲート信号LLG，の一
つが存在する時にのみオンになる。 動作について述べるに、計数器４５４，４８４
は第表に示すステツプで循環する。マルチプレ
クサ５８が又は制御信号を発生し伝送
ゲート群５１２又は５１４を開く、MOSトラン
ジスタ群５２８，５３０が付勢され、PLA６４
の入力部へのアクセスを有する計数器がＱ，出
力からその計数値を出力しPLA６４の線０−３
１を順次に付勢する。所定の線の各トランジスタ
が付勢されるにつれ水平線に沿つてパルスが送ら
れ、その線の出力トランジスタを付勢する。付勢
された線に対応するPLA出力がPLA６４の４本
の縦出力線上に送られる。そこでPLA６４の出
力部はPLA６４の入力ROMにつながつた第２の
修正さけたROMを構成し、水平線とＡ，Ｂ，
Ｃ，Ｄ出力の１つと交点にトランジスタがあれ
ば、“１”ビツトを表わし、交点にトランジスタ
がなければ“０”ビツトを表わす。 第表に示す如く、PLA出力は４ビツト２審
符号化ワードよりなり、その２進値は歩進的正弦
波形を表わすように増減している。この正弦波形
の周波数は計数器４５４，４８４に夫々与えられ
るクロツク・パルスLGP１，HGP１の周波数を
32で割つたもの（計数器が32ステツプ・サイクル
であるため）になる。この周波数はプログラムサ
レタ分周期５２，５４の１つによりなされる分周
比選択を反映しており、作動されたキーの行及び
列を表わしている。従つて歩進的弦波形６５を表
わす一連の２進符号化ワードが第１１図に示す如
く発生され、２進値の増減は第表に示す計数ス
テツプに対応している。 PLA６４の上側４本の出力線は４つの伝送ゲ
ート５１５−５１８を経て夫々ラツチ６８の４つ
の出力Ｌ１−Ｌ４へゲートされる。PLA出力は
又伝送ゲート５１５−５１８をバイパスし、３つ
のインバータ５３４−５３８及びナンド・ゲート
５４５の入力へ夫々直接に送られる。インバータ
５３４−５３８出力は夫々３つのナンド・ゲート
５５０−５５４へ与えられる。ナンド・ゲート５
５０−５５４及び５４５の各々の第２入力はイン
バータ５４０により与えられる制御信号VKBに
より供給される。ナンド・ゲート５４５はインバ
ータ５４４を介してラツチ６８のＬ４出力へ結合
されている。 同様に、PLA６４の下側４本の出力線は４本
の伝送ゲート５２１，５２３，５２５，５２７を
経て夫々ラツチ６６の４つの出力Ｈ１−Ｈ４へ送
られる。PLA出力線は又伝送ゲートをバイパス
して３つのインバータ５４２−５４６及びナン
ド・ゲート５４７の入力へ夫々直接に送られる。
インバータ５４２−５４６の出力は夫々３つのナ
ンド・ゲート５５６−５６０へ与えられる。ナン
ド・ゲート５５６−５６０及び５４７の各々の第
２入力はインバータ５４８に与えられる制御信号
VKBである。ナンド・ゲート５４７の出力はイ
ンバータ５４９を介してラツチ６６のＨ４出力へ
送られる。 第１２図にはデイジタル・アナログ変換器７０
及び出力回路７４を詳細に示す。ラツチ６８から
のＬ１−Ｌ４出力はデイジタル・アナログ変換器
５６２へ供給される。同様に、４つのラツチ出力
Ｈ１−Ｈ４がデジタル・アナログ変換器５６４へ
与えられる。変換器５６２，５６４は２進ワード
の如きデイジタル信号をアナログ信号に変換する
通常の並列入力回路である。これら変換器は、
Electronics Design、第22巻、1968年10月24日
号、第54−55頁に示されるごとき並列入力の分圧
用のＲ−2R抵抗梯子型回路網を用いたものが好
ましい。 変換回路内のスイツチに適当な動作レベルを与
えるために、基準電圧Ｖ１，Ｖ２が変換器５６２
−５６４に与えられる。ライン電圧Ｖ＋，Ｖ−、
間に直列接続した抵抗５６８，５７０の接続点よ
り電圧Ｖ１が得られる。Ｖ１は又バイポーラ・ト
ランジスタ５７２のゲートにも与えられ、そのコ
レクタにはＶ＋ライン電圧が、又そのエミツタに
は抵抗５７４を介してＶ−ライン電圧が印加され
る。トランジスタ５７２のエミツタは又直列接続
の抵抗５７６，５７８を解してＶ１基準電圧出力
にもつながつている。トランジスタ５７２のエミ
ツタ出力は又、基準電圧Ｖ１と反対極性の変換器
５６２，５６４用のＶ２基準入力電圧を与える。
抵抗５７６，５７８の接続点は、出力回路７２内
の演算増幅器６００に対する基準電圧入力を与え
る。変換器５６２，５６４の出力は出力線５８２
で組合わされて演算増幅器６００に対する第２入
力を構成する。 第１２図に示す如く、共通機能スイツチング動
作はバイポーラ・トランジスタ論理回路、好まし
くは装置の残部と共に同一集積回路チツプに組込
んだ論理回路を用いて電子的になされる。送話器
５８４及び受話器５８６が電話回線につながれ、
キーボードが動作している時にパワーを与えられ
有効キー信号を発生する。送話器５８４は負のラ
イン電圧Ｖ−とPNPトランジスタ５８８のエミツ
タの間につながれ、そのコレクタは正のライン電
圧Ｖ＋につながれている。ブリーダー抵抗５９０
がゲートとトランジスタ５８８のエミツタにつな
がれ、ｐチヤンネルMOSトランジスタ５９２が
ゲートとトランジスタ５８８の間につながれてい
る。受話器５８６は負のライン電圧Ｖ−とNPN
バイポーラ・トランジスタ５９４のコレクタにつ
ながれ、そのエミツタは正のライン電圧Ｖ＋につ
ながれている。弱音用抵抗５９６がトランジスタ
５９４のエミツタとコレクタの間につながれてい
る。トランジスタ５９２，５９４のゲートは共に
インバータ５９８により与えられるVKB信号に
より制御される。 正のVKB信号が受取られ、キーボードが作動
されたことを示すと、トランジスタ５９２はオフ
になり、トランジスタ５８８はオフになり、送話
器５８４は滅勢される。抵抗５９０はトランジス
タ５９２の容量性電荷を放出し鋭い遮断を行なわ
せる。正のVKB信号はトランジスタ５９４をオ
フにし、弱音用抵抗５９６を受話器５８６と直列
につないで、送信されるダイアル音が受話器に入
らないようにする。 ダミー負荷回路が電話回線につながれており、
これはPNPバイポーラ・トランジスタ６０４のコ
レクタとゲートの間につながれたＰチヤンネル
MOSトランジスタ６０２を含む。ブリーダー抵
抗６０６がトランジスタ６０４のゲートとエミツ
タの間につながれており、トランジスタ６０４は
又ダミー抵抗６０８を経て負のライン電圧Ｖ−に
つながれている。トランジスタ６０４のコレクタ
及びトランジスタ６０２のソースは正のライン電
圧Ｖ＋につながれている。トランジスタ６０２の
ゲートは入力信号により制御される。
が負でキーボードが使用中であることを示す場
合、トランジスタ６０２，６０４がオンになり、
抵抗６０８が電話回線に挿入される。そこで、有
効キーボード入力があり送話器５８４がオフの
時、ダミー負荷６０８は余分の電流を引込み、送
話器が回路の残部から切り離されるようにする。 キーボードが使われている時は、トランジスタ
５８８，５９２，５９４がパワーを与えられ、送
話器５８４及び受話器５８６が電話回線に直接に
つながれて可聴周波数の送受を行なう。正の
信号がトランジスタ６０２のゲートに受取
られ、トランジスタ６０２，６０４がオフにな
り、ダミー負荷６０８は電話回線から除かれる。
抵抗６０６はトランジスタ６０２の容量性電荷を
放出して鋭いカツトオフを行なわせる。 増幅器６００は通常の演算増幅器であり、電流
電圧変換を行なうと共に、デイジタル−アナログ
変換器５６２，５６４から受取られる２つの正弦
波を加え合わせる。の増幅器の出力はPNPバイポ
ーラ・トランジスタ６１０のゲートに与えられ、
そのコレクタは正のライン電圧Ｖ＋につながれ、
エミツタは抵抗６１２により増幅器６００の入力
線５８２へつながれている。ライン電圧Ｖ＋はＰ
チヤンネルMOSトランジスタ６１４及び抵抗６
１６を経て演算増幅器６００の線５８２の入力チ
ヤンネルへ印加される。トランジスタ６１４のゲ
ートはVKB入力信号により制御される。 第１２図に示す本考案の装置の全体的動作を以
下に説明する。本装置は３つの異なるモード、即
ち装置全体が不作動であるオン・フツク・モード
と、送話器及び受話器が電話回線につながつてお
りキーボードが不作動であるオフ・フツク待機モ
ードと、キーボードが作動されているオフ・フツ
ク送話モードを有する。オフ・フツク待機モード
では、キーボード走査回路４４、走査信号発生器
４６、行復号化器４８、列復号化器５０が連続的
に動作してキーボードを監視する。有効キー信号
が受取られてキーボードが動作中であることを示
すと、回路の残部にパワーが与えられる。 オフ・フツク待機モードでは、第６図の走査信
号発生器が走査信号Ｓ１，Ｓ２を第３図のキーボ
ード走査回路の３ビツト計数器８５に連続的に印
加する。この計数器は第表に示す８ステツプ・
サイクルで循環し、各サイクルで線Ｌ１−Ｌ４の
各々に２カウント・パルスを順次発生する。これ
ら監視パルスの入力中にキーボード１００のいづ
れかのステツプが閉じると、対応する行及び列線
が相互につながれて列出力Ｃ１−Ｃ４の１つにパ
ルスを出力する。行走査パルスは又ノア・ゲート
１１８−１２４により縮められ、安定化されて、
第４図の行復号化器４８へ供給される。行パルス
Ｒ１−Ｒ４は伝送ゲート１２６−１３２を制御し
て、キーボードの１つの列が作動された時にパル
スを送り出す。これら伝送ゲートの出力はノア・
ゲート群へ送られ行出力RD１−RD４を発生す
る。各行出力は問題の行のみに行パルスが現われ
る場合を表わしている。ノア・ゲート１６６及び
インバータ１６７は信号VKB及びその補数
を発生し、これらは夫々有効キーボード入力が唯
１つの行に存在すること及び存在しないことを示
す。 パルス入力Ｃ１−Ｃ４の１つが第５図の列復号
化器で受取られると、第４図の行復号化器の場合
と同じようにしてパルスが処理される。各パルス
は伝送ゲート１７８−１８４の制御ゲートに送ら
れる前にナンド・ゲート１７０−１７６により安
定化され、締められている。ゲート１７８−１８
４がオンになつた時負の電圧パルスがこれらゲー
トを通り、その結果生じる出力信号及びその補数
は入力ノア・ゲート２１０−２１６に与えられ
る。列復号化器５０の出力CD１−CD４の各各は
唯１つの列が付勢されたことを表わす。 装置がオフ・フツク待機モードにある場合、第
６図の走査信号発生器は連続した100KHz発振器
信号Ｓ１，Ｓ２を発生する。信号Ｓ１はナンド・
ゲート２３８，２３４を経てパワー・フリツプフ
ロツプ２５２，２５４へ及び回路の残部へ供給さ
れる。このようにして、装置は動作状態に保たれ
るが、待機モードにおけるより遥かに低い周波数
で動作し、送話モードにおけるよりも少ないパワ
ーしか必要としない。キーボードが動作される
と、正のVKB信号及び負の信号が第６図の
発信回路５６に印加され、クランプ・トランジス
タ２４２をオフにし、従つて3.58MHzの水晶２５
０がインバータ２４４と共に発振を開始し、
3.58MHzの高周波出力をパワー・フリツプフロツ
プ２５２，２５４へ送る。フリツプフロツプ２５
２は3.58MHzの周波数を1.79MHzに分周し、出力
クロツク信号LP１，LP２を発生して行信号処理
回路の動作速度を制御する。1.79MHzの周波数は
更にフリツプフロツプ２５４で分周され、895K
Hzの周波数のクロツク信号HP１，HP２を発生
し、列信号処理回路の動作速度を制御する。 前に詳述した如く、HP１，HP２クロツク信号
は列信号CD１−CD４を処理するために第７図の
プログラムされた分周器（高）５４へ与えられ
る。５段計数器５５及び関連する復号帰還マトリ
ツクスは、列パルスがCD４，CD３，CD２，CD
１入力のいづれに現われるかによつて、夫々17，
19，21，23の比で895KHzの入力周波数を分周す
る。同様にして、LP１，LP２クロツク周波数は
入力行信号Ｒ１−Ｒ４に従つて第８図のプログラ
ムされた分周器（低）５２により分周される。７
段計数器５３及び関連する復号帰還マトリツクス
は、行パルスがRD４，RD３，RD２，RD１入力
のいづれに現われるかによつて、夫々59，66，
73，80の比で入力周波数を分周する。 プログラムされた分周器５２，５４の出力
PL，PHは夫々作動されたキーの行及び列を表わ
す周波数のパルス列である。これら信号はマルチ
プレクサ５８及びシフトレジスタ６０，６２によ
りPLA６４に修正された形で与えられる。第９
図のマルチプレクサ５８はパルスPL，PHをPLA
６４に受容れられる形式，に変換し、
サンプル・パルスSLG，SHGを発生してPLA６
４への行及び列信号の入力を交互に発生する。 マルチプレクサはクロツク信号HP１，HP２を
用いて895KHzの周波数で作動される。サンプル
信号SLG，SHGはラツチ４００，４０２及びゲ
ート４０４−４０８，４１０，４１２により発生
される。SLG，SHG信号は交互に生じる負のパ
ルスであり、夫々マルチプレクサ５８の行部分及
び列部分へ与えられる。行部分でSLG信号はPL
入力パルス及び制御信号と組合わされる。
出力パルスはラツチ４３４により拡張され、PL
信号の周波数を有するゲート・パルスを発
生する。 同様に、SHGサンプル信号はマルチプレクサ
５８の列部分へ送られ、そこでPH信号及び
制御入力と組合わされる。組合わされたパルスは
ラツチ４４６で拡張され、PH入力信号の周波数
を有するゲート信号LHGとして出力される。 クロツク・パルスHGP１は、HP１クロツク周
波数を夫々PL，PH入力及びと組合わせるこ
とにより発生される。LGP１，HGP１信号は
PL，PH周波数で決まる期間中HP１周波数でシ
フトレジスタ６０，６２のタイミングをとる。 第１０図を参照するに、LGP１信号及びその補
数であるLGP２は５段計数器４５４のクロツク入
力へ供給される。同様に、HGP１信号及びその
補数であるHGP２は計数器４８４のクロツク入
力へ供給される。両計数器は第表に示す32ステ
ツプ・シーケンスにわたりクロツクし、各カウン
トの後に出力信号を夫々伝送ゲート群５１２，５
１４へ与える。 信号及びその補数であるLLGは伝送ゲー
ト群５１２をオンにし、制御信号により反
映される行サンプル時間の間PLA６４の入力部
に計数器出力を送る。同様に及びその補数
であるLHGにより決まる列サンプル期間中、伝
送ゲート群５１４が開かれ、計数器４８４の出力
がPLA６４の入力部に与えられる。両サンプル
期間中、及び信号はトランジスタ群５
２８，５３０への入力であり、PAL６４はパワ
ーを与えられる。 PLA６４の入力部の構造は第表の計数器出
力シーケンスと同じであるので、計数器４５４又
は５１４の各ステツプはPLA６４の入力部の線
を付勢し、その線の出力部のトランジスタを付勢
し、その線の出力部のパターンを表わすパルスを
出力する。 例えば、カウント１の間、計数器４５４は出力
計数パルス“00001”を発生し、これは線１の読
取り専用メモリ部分を付勢する。これにより、出
力パルス“1010”が発生し、これは線１の出力部
を表わす。ステツプ２で、計数器４５４は出力
“00010”を発生し、これはPLA６４の線２を付
勢し出力パルス“1011”を発生する。この出力パ
ルスはPLA６４の出力部の４本の線から夫々伝
送ゲート５１６−５１８及び５２１−５２７を経
てラツチ６８，６６へ至る。その結果生じるパル
スＬ１−Ｌ４及びＨ１−Ｈ４は第１１図の正弦波
形６５の変動する振幅値を表わす４デイジツトの
２進符号化ワードを表わす。この正弦波に近似し
たデイジタル・シミユレーシヨンにより、正確な
正弦波形を発生するためのフイルター又は他の複
雑な回路の使用が不必要になる。 Ｌ１−Ｌ４及びＨ１−Ｈ４の歩進的デイジタ
ル・パルスは夫々デイジタル・アナログ変換器５
６２，５６４へ供給され、アナログ正弦波に変換
される。変換器５６２，５６４は前述の如く正弦
波の振幅を調節するために基準電圧入力を与えら
れ、変換器５６２−５６４の出力は演算増幅器６
００で加え合わされ、演算増幅器は電流入力信号
を電圧出力信号に変換する。有効キーボード信号
VKBが発生された時演算増幅器６００はMOSト
ランジスタ６１４を経て正のライン電圧からパワ
ーを供給される。 第１２図に示す如く、送話器を切離し受話器へ
の入力を減衰させる共通機能はオフ・フツク送話
モードの間電子的になされる。VKB信号がトラ
ンジスタ５９２，５９４のゲートに印加される
と、トランジスタ５８４は電話回線から切り離さ
れ、弱音化抵抗５９６が受話器５８６に直列に挿
入される。トランジスタ６０４がオンになり、ダ
ミー負荷６０８が電話回線につながれ、送話器負
荷の除去を補償する。装置がオフ・フツク待機モ
ードに切替わると、トランジスタ５８８，５９４
がオンになり、送話器５８４と受話器５８６を電
話回線に直結する。待機モード中、トランジスタ
６０４はオフになり、ダミー負荷抵抗６０８を電
話回線からとり去る。第６図に示した如く、発振
器をオフ及びオンに切替える共通機能も、MOS
回路に作用する入力VKB，を用いて電子的
になされる。 演算増幅器６００の出力はトランジスタ６１０
に与えられ、標準の電話通信装置とのインターフ
エイスのためのアナログ正弦波形を与える。この
出力はキーボード上の作動されたキーの行及び列
を表わす周波数を有する２つの正弦波の組合せで
ある。出力信号の周波数は第表に示す如く通常
の電話システムの所望の周波数と、許容しうる偏
差内で両立しうるものである。

【表】 第表の整数除数は所望の出力周波数を得るた
めに3.58MHz（正確には３，579，545Hz）の発振
器基準周波数を分周するのに必要な分周比であ
る。これらの整数は、基準発振回路５６内の２つ
の1/2分周回路の分周比、プログラムされた分周
器５２，５４の分周比、及びシフト・レジスタ発
生器６０，６２の1/32の分周比の組合せで得られ
る。例えば、列４に対しては第表は2176の整数
を示している。この整数は基準発信器５６内の２
つの1/2分周回路（分周比1/4）、プログラムされ
た分周器（高）５４の17シーケンス（分周比1/1
７）、及びシフトレジスタ６０の1/32分周回路
（分周比1/32）により与えられる。他の整数除数
も同様にして得られる。 本考案の実施例を電話通信装置と共に用いた場
合について説明したが、本考案の範囲内で他の同
様な応用面も考えられる。例えば、盗難報知器、
電子錠クレジツト認証装置、その他の遠隔制御及
び信号送出装置の如く１つ又は複数の場所の状態
に関する情報が伝送されるべき他の形式の通信シ
ステムに本考案の特徴を用いることができる。本
考案は又、２重の正弦波周波数出力が必要な或る
種の計算機の分野にも応用できる。本考案は並列
処理を用いているが、直列処理を用い上述の諸特
徴を用いる同様な装置も本考案の範囲に入る。更
に、単極単投のデータ入力キーボードに適する装
置を示したが、双極双投キーボード又は他の同等
のキーボードの出力を処理しうる装置も本考案の
範囲に入る。前述の実施例はマルチプレクサ回路
を用いているが、マルチプレクサを省略して第２
のPLAを用いてもよく、この場合本考案の範囲
を逸脱することなく設計の簡略化がはかれる。

【図面の簡単な説明】

第１図は本考案の一実施例を示す簡略化したブ
ロツク図である。第２図は本考案の他の実施例の
ブロツク図である。第３図は第２図の装置のキー
ボード及び走査回路の回路図である。第４図は第
２図の装置の行復号化器の回路図である。第５図
は第２図の装置の列復号化器の回路図である。第
６図は第２図の装置の走査信号発生器及び基準発
振器の回路図である。第７図及び第８図は第２図
の装置のプログラムされた分周器の回路図であ
る。第９図は第２図の装置のマルチプレクサの回
路図である。第１０図は第２図の装置のPLA及
び関連回路の回路図である。第１１図は第１０図
のPLAの出力波形を示す図である。第１２図は
第２図の装置のデイジタル・アナログ変換器及び
出力回路の回路図である。 符号の説明、４４：キーボード走査回路、４
６：走査信号発生器、４８：行復号化器、５０：
列復号化器、５２：プログラムされた分周器
（低）、５４：プログラムされた分周器（高）、５
６：基準発生器、５８：マルチプレクサ、６０，
６２：シフトレジスタ発生器、６４：PLA、６
６，６８：ラツチ、７０：デイジタル・アナログ
変換器、７２：出力回路。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 集積回路チツプ上に組込まれており、かつ、
   該チツプに接続されたキーボードにおける選択
   されたキーを表わす２重トーン正弦波信号をデ
   イジタル的に合成する多周波信号発生器を含
   み、上記キーボードが上記選択されたキーに応
   答して該キーを表わすキーボード信号を発生す
   るキーボード復号手段を上記チツプ上に備えて
   いる電話通信装置であつて： 上記チツプ上に設けられ、かつ、上記キーボ
   ード信号に応答して上記選択されたキーの作動
   時に制御信号を発生する手段と、上記チツプ上
   に設けられ、かつ、上記制御信号に応答して上
   記正弦波信号の発生期間にわたり上記電話通信
   システムの共通スイツチング機能を行なう共通
   スイツチング手段とを具備していること、なら
   びに、 該共通スイツチング手段は発振回路を作動さ
   せる手段、音声送信機を不作動にする手段、受
   信機の出力を減衰させる手段、及び、上記制御
   信号に応答して上記信号発生器を、上記電話通
   信装置の電話給電線である外部電源に接続する
   電子的スイツチング手段を具備していること、 を特徴とする前記電話通信装置。 (2) 実用新案登録請求の範囲第１項記載の電話通
   信装置において、上記集積回路チツプは相補型
   対称金属−酸化物−半導体回路を含み、上記共
   通スイツチング手段は上記チツプ上に形成され
   た複数個のバイポーラ・トランジスタを含むこ
   とを特徴とする前記の電話通信装置。 (3) 実用新案登録請求の範囲第１項及び第２項の
   いづれか記載の電話通信装置において、上記キ
   ーボード復号手段は、単極単投キーボードに応
   答して上記選択されたキーを表わすパルス信号
   を発生する手段を有することを特徴とする前記
   の電話通信装置。 (4) 実用新案登録請求の範囲第３項記載の電話通
   信装置において、上記キーボード復号手段は、
   同期パルスを上記キーに与える調時パルス発生
   手段と、上記選択されたキーからの同期パルス
   を復号して上記パルス信号を発生する手段とを
   有することを特徴とする前記の電話通信装置。