JPS6269330A

JPS6269330A - マイクロプロセツサ

Info

Publication number: JPS6269330A
Application number: JP60209169A
Authority: JP
Inventors: Hiroshi Mizuguchi; 博水口; Tadamori Kunihira; 宰司國平; Yutaka Oota; 豊太田; Toshihiko Sakai; 堺　俊彦
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-09-20
Filing date: 1985-09-20
Publication date: 1987-03-30
Anticipated expiration: 2011-07-03
Also published as: JP2511856B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はマイクロプロセッサの構成に関し、自己リセッ
ト機能を有するマイクロプロセッサを提供するものであ
る。

従来の技術近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジクルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択１″′る命令選択手段を備えていることに
特徴づけられる。

また、その代表的な構成が特公昭５８−３３５８４号公
報（以下、文献１と略記する。）に示されている。

発明が解決しようとする問題点ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサはあらかじめ定められた順序にした
がってデータの処理を実行していくために、電源投入時
や電源の瞬断時の直後には内部をリセットしてやる必要
がある。すなわち、マイクロプロセッサに実行させるプ
ログラムは必ず先頭から実行されるものとして組み立て
られているので、先頭以外の不特定のアドレスから実行
が開始された場合には、プログラムの暴走やシステムダ
ウンを引き起こす。

したがって、一般のマイクロプロセッサには、例えば、
特公昭５１−２３８８５号公報に示されるような静電容
量を利用したリセットパルス発生回路を付加するかある
いはマイクロプロセッサを構成する集積回路に内蔵する
必要があった。しかしながら、リセットパルス発生回路
を外部に付加する場合には部品点数の増加を招くし、内
蔵する場合には電源の瞬断時に安定な動作を期待できな
いなどの問題があった。

問題点を解決するための手段前記した問題点を解決するために本発明のマイクロプロ
セッサは、プログラムの実行とは無関係の一定周期の出
力信号を発生する基準周期発生手段の出力信号とプログ
ラム格納手段に格納された特定の命令を選択する命令選
択手段が前記プログラム格納手段の特定のアドレスを選
択したときに得られる信号とを周波数比較してその結果
によりシステムのりセットを行う周波数比較器を備えて
いる。

作用本発明では前記した構成によって、システムに異常が発
生したときに自己リセットが行われるマイクロプロセッ
サを得ることができる。

実施例以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図を示したものであり、順次実行される命令群か
らなるプログラムが格納されるプログラマブルロジノク
アレイ　（図中においてＰＬＡなる略記号で示されてい
る。以下、Ｐ　Ｉ−Ａと略記する。）１００と、ディジ
タルデータの読み書きを行うランダムアクセスメモリ　
（図中においてＲＡＭなる略記号で示されている。以下
、ＲＡＭと略記する。）２００およびレジスタファイル
２５０と、ディジタルデータの算術および論理演算を実
行する第１の演算器（一般にはＡＬＵなる略記号で示さ
れる。）３００および第２の演算器３５０と、前記ＲＡ
Ｍ２００および前記レジスタファイル２５０の共通の人
出力・端子と前記演算器３００．３５０の入出力端子を
接続するデータバス４００と、前記ＰＬＡ１００から送
出される命令に基づいて前記ＲＡＭ２００．　　レジス
タファイル２５０と前記演算器３００．３５０の動作を
コントロールするコントロールバス４５０とｌ’［クロ
ック入力端子１０に供給されるクロック信号をもとに命
令の実行タイミング信号を発生するタイミングジェネレ
ータ（図中においてＴＯなる略記号で示されている。）
５００と、前記タイミングジェネレータ５００の出力に
基づいて前記ＰＬＡ１００に格納された特定の命令を選
択する第１のプログラマブルカウンタ（図中においてＰ
ＣＩなる略記号で示されている。＞　６００と、前記第
１のプログラマブルカウンタ６００による命令の選択に
続いて前記タイミングジェネレータ５００の出力に基づ
いて前記ＰＬＡ１００の特定の命令を選択する第２のプ
ログラマブルカウンタ（図中においてＰＣ２なる略記号
で示されている。）６５０と、前記第２のプログラマブ
ルカウンタ６５０によって選択されて実行されるプログ
ラムの開始位置が前記第１のプログラマブルカウンタ６
００によって選択された命令によって格納されるウィン
ドウ７００を備えている。また、前記タイミングジェネ
レータ５００の出力信号がクロック信号として供給され
る１６ビツトのカウンタ８００と、前記カウンタ８００
のカウント値を前記データバス４００に送出するための
スイッチ回路９００と、前記カウンタ８ＱＱの特定のビ
ット出力信号と前記第１のプログラマブルカウンタ６０
０の特定のカウント値を示す出力信号（例えば、〔００
０・・００）をデコードする出力信号、）の周波数比較
を行ってプログラムが無限ループに突入したときなどに
前記第１のプログラマブルカウンタ６００と前記第２の
プログラマブルカウンタ６５０をリセットする周波数比
較器１０００を備えている。

さらに、前記タイミングジェネレータ５００の出力信号
をクロック信号とし、外部信号入力端子２０に印加され
る信号のエツジが到来したときもしくはプログラムによ
ってスタートさせられたときに動作するタイマー１１０
０と、前記タイマー１１００の出力信号によりてマスタ
ーランチ部のデータがスレイプラッチ部に転送されるマ
スタースレイプ形式の出力ボート１２００と、前記デー
タバス４００に送出されるデータを取り込んでアナログ
電圧に変換するＤ−Ａコンバータ１３００と、前記コン
トロールバス４５０に送出される指令にしたがって前記
データバス４００に特定のデータを送出する読みだし専
用メモリ　（図中においてＲＯＭなる略記号で示されて
いる。以下、ＲＯＭと略記する。）１４００と、前記Ｒ
ＡＭ２００および前記レジスタファイル２５０のアドレ
スを選択する（前記ＲＡＭ２００および前記レジスタフ
ァイル２５０はたがいに異なるアドレス上に配置されて
いる。）アドレスデコーダ１５００ならびに前記ＲＯＭ
１４００のアドレスを選択するアドレスデコーダ１６０
０を備えている。なお、入力コントローラ１７００は、
外部信号入力端子３０゜４０．５０，６０，７０．８０
に印加される入力信号のエツジが到来したときに、その
時点のカウンタ８００のカウント値をレジスタファイル
２５０の中の特定のレジスタに転送させる。（同時に複
数の入力信号の工、ジが到来したときには、複数のレジ
スタが選択される。）とともに、図示されてはいない入
力信号受は付はプラグをセットする機能を有している。

以上のように構成されたマイクロプロセッサについて、
第１図に示した構成図と、第２図に示した主要部のタイ
ミングチャートによりその動作を説明する。

まず、第２図Ａは第１図の外部クロック入力端子１０に
供給されるクロック信号波形を示したものであり、第２
図Ｂはタイミングジェネレータ５００を介してカウンタ
８００およびタイマー１１００、入力コントローラ１７
００に供給されるクロック信号波形を示したものであり
、第２図Ｃ，Ｄはそれぞれタイミングジェネレータ５０
０を介して第１．第２のプログラマブルカウンタ６００
．６５０に供給されるクロック信号波形を示したもので
ある。また、第２図ＥはＰＬＡｌｏｏからコントロール
バス４５０に送出される命令の実行サイクルを表してい
る。さらには、第２図Ｆはデータバス４００に送出され
るデータの切り換えサイクルを表している。

つまり、第１のプログラマブルカウンタ６００によって
ＰＬＡｌｏｏの特定の命令が選択されて、第２図ＥのＭ
記号を付したタイミングにおいてコントロールバス４５
０にその命令が送出された後に、第２のプログラマブル
カウンタ６５０によって選択された命令が、第２図Ｅの
Ｓ記号を付したタイミングにおいてコントロールバス４
５０に送出されることになる。第２図Ｆに示されたデー
タバス４００の切り換え期間が第２図Ｅに示されたコン
トロールバス４５０のそれに比べて半分になっているの
は、第２図Ｂの信号波形がアクティブレベルにある期間
を入力コントローラ１７００によるカウンタ８００のカ
ウント値のレジスタファイル２５０への転送に割り当て
ているためである。

なお、第１．第２のプログラマブルカウンタはそれぞれ
第２図Ｃ，Ｄの矢印を付したエツジにおいてカウント値
を更新させられるが、第２図Ｅにおいて、実際に命令が
コントロールバス４５０に送出されるタイミングが半周
期遅らされているのは、ＰＬＡｌｏｏでの遅延マージン
を考慮したためである。

このように、第１図に示したマイクロプロセッサでは、
ＰＬＡｌｏｏに対して第１のプログラマブルカウンタ６
００と第２のプログラマブルカウンタ６５０が時分割で
交互にアドレッシングを行うことになるが、両者が独立
して別個の処理を実行するのではなく、第３図に図式化
したデータ処理のフローを示したように、第１のプログ
ラマブルカウンタ６００による命令群ｍ１〜ｍ６の実行
に伴って発生する事後処理３２〜Ｓ６を第２のプログラ
マブルカウンタ６５０によって実行される処理において
引き受ける形をとっている。このために、ウィンドウ７
００には第２のプログラマブルカウンタ６５０による処
理の開始位置が格納される。

さて、第１図に示したマイクロプロセッサでは、ＰＬ、
Ａ１００のアドレッシングのために２種類のプログラマ
ブルカウンタが用意されているが、一般に多用される単
独のアドレッシング手段によるマイクロプロセッサにお
いても、データの処理は第３図の内側のループのように
巡回するのが常である。ところが、電源投入時などにお
いて、システムが正常にスタートしなかったときには、
プログラムが本来意図したループを巡回せずに局部的な
永久ループを形成したり、巡回時間が異常に長い別のル
ープを形成する。したがって、第１図のマイクロプロセ
ッサと第３図に示した処理ループを例にとるならば、処
理フローが第３図のａ点を通過する周期を計測すること
によって、マイクロプロセッサが正常な処理ループを実
行しているか否かを判別できる。具体的には第１図に示
したように、プログラムの実行とは無関係の一定周期の
出力信号を発生するカウンタ８００と、前記カウンタ８
００の出力信号と、第１のプログラマブルカウンタ６０
０がＰＬＡｌｏｏの特定のアドレスを選択したときに得
られる信号、すなわち第１のプログラマブルカウンタ６
００の特定のカウント値のデコード信号とを周波数比較
器１ｏｏｏによって比較して、デコード信号の周波数が
異常に低ければ第１のプログラマブルカウンタ６００を
リセットしてプログラムを正規の開始アドレスからスタ
ートさせるようにすればよい。

なお、第４図と第５図はそれぞれ第１図の周波数比較器
１０００の具体的な論理回路図とその主要部のタイミン
グチャートを示したものである。

第４図の信号線路１００１には第５図Ａに示すようなタ
イミングジェネレータ５００からの出力信号が供給され
、信号線路１００２には第５図已に示すようなカウンタ
８００の特定の出力ビソトからの出力信号が供給される
ので、ＮＡＮＤゲート１００３の出力信号波形は第５図
Ｃに示す如くなり、これによってＮＡＮＤゲート１００
４゜１００５．１００６の出力信号波形はそれぞれ第５
図り、Ｅ、Ｆに示す如く変化する。一方、信号線路１０
０７には第１のプログラマブルカウンタ６００のカウン
ト値〔００・・・０００〕になったときにアクティブレ
ベルとなる信号が供給されるが、マイクロプロセッサが
正規の処理ループを巡回していて、信号線路１００７に
供給される信号が第５図Ｇの破線で示したように第５図
Ｃの（７９号波形のリーディングエツジから次のリーデ
ィングエツジが到来するまでの間に一度以上アクチイブ
レベルになればＮＡＮＤゲート１００４゜１００５がリ
セットされるので、ＮＡＮＤゲートからの出力信号がア
クティブレベルに移行することはない。ところが、第１
のプログラマブルカウンタ６００のカウント値が期待さ
れた時間内に〔００・・・００〕とならなか−っだ場合
には、第５図Ｆの実線で示したように、ＮＡＮＤゲート
１００６の出力信号がアクティブレベルに移行してシス
テムリセットが行われる。

このようにして、本発明のマイクロプロセッサでは静電
容量を利用したリセット回路を外部に付加したり、内蔵
することなくプログラムの暴走やシステムダウンから抜
は出すことができる６発明の効果本発明のマイクロプロセッサは以上の説明からも明らか
なように、順次実行される命令群からなるプログラムを
格納するプログラム格納手段（ＰＬＡｌｏｏ）と、ディ
ジタルデータの読み書きが可能なデータ格納手段（ＲＡ
Ｍ２００）と、ディジタルデータの演算を実行する演算
手段（演算器３００，３５０）と、前記データ格納手段
の入出力端子と前記演算手段の入出力端子を接続するデ
ータバス４００と、前記プログラム格納手段から送出さ
れる命令に基づいて前記データ格納手段と前記演算手段
の動作をコントロールするコントロール手段（コントロ
ールバス４５０＞と、命令の実行タイミング信号を発生
するタイミングジェネレータ５００の出力に基づいて前
記プログラム格納手段に格納された特定の命令を選択す
る命令選択手段（第１のプログラマブルカウンタ６００
）と、プログラムの実行とは無関係の一定周期の出力信
号を発生する基準周期発生手段（カウンタ８００）と、
前記基準周期発生手段の出力信号と前記命令選択手段が
前記プログラム格納手段の特定のアドレスを選択したと
きに得られる信号とを周波数比較してその結果により前
記命令選択手段によって選択される前記プログラム格納
手段のアドレスを初期化する周波数比較器１００゜を備
えたことを特徴とするもので、電源の投入時や瞬断時な
どにおいてプログラムの暴走やシステムダウンが発生し
たときに自己リセットが行われるマイクロプロセッサを
得ることができ、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図、第２図は第１図の主要部のタイミングチャー
ト、第３図は第１図のマイクロプロセッサでめデータ処
理フローの模式図、第４図は周波数比較器の一例を示す
論理回路図、第５図は第４図の回路の主要部のタイミン
グチャートである。１００・・・・・・ＰＬＡ、２００・・・・・・ＲＡＭ
、３００・・・・・・演算器、３５０・・・・・・演算
器、４００・・・・・・データバス、４５０・・・・・
・コントロールバス、５００・・・・・・タイミングジ
ェネレータ、６００・・・・・・第１のプログラマブル
カウンタ、８００・・・・・・カウンタ、１０００・・
・・・・周波数比較器。代理人の氏名　弁理士　中尾敏男　はが１名第２図第３図第５図「］Ｇ　　　　　　←−−

Claims

【特許請求の範囲】

（１）順次実行される命令群からなるプログラムを格納
するプログラム格納手段と、ディジタルデータの読み書
きが可能なデータ格納手段と、ディジタルデータの演算
を実行する演算手段と、前記データ格納手段の入出力端
子と前記演算手段の入出力端子を接続するデータバスと
、前記プログラム格納手段から送出される命令に基づい
て前記データ格納手段と前記演算手段の動作をコントロ
ールするコントロール手段と、命令の実行タイミング信
号を発生するタイミングジェネレータと、前記タイミン
グジェネレータの出力に基づいて前記プログラム格納手
段に格納された特定の命令を選択する命令選択手段と、
プログラムの実行とは無関係の一定周期の出力信号を発
生する基準周期発生手段と、前記基準周期発生手段の出
力信号と前記命令選択手段が前記プログラム格納手段の
特定のアドレスを選択したときに得られる信号とを周波
数比較してその結果により前記命令選択手段によって選
択される前記プログラム格納手段のアドレスを初期化す
る周波数比較器を備えてなるマイクロプロセッサ。