JPS6269727A - 高動作速度の多元差分パルス符号変調用符号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は請求の範囲第１項記載の上位概念に記載の符号
器に係るものである。

従来技術 信号のデジタル伝送又は記憶の際屡々ＤＰＣＭ（差分パ
ルス符号変調）方式が用いられる。元の信号は先ず電気
信号に変換され、サンプリングされ、次いでデジタル化
される。この方式ではそのようにして得られたデジタル
化サンプリング値の代わ９にそのつど、先行するサンプ
リング値から３１算された推定値に対する実際の推定値
の差が伝送される。ごの方式の目標若しくは七の狙いは
伝送ないし記憶すべきデータ全比較的少なく済ませるこ
とにある。ドイツ連邦共和国％許出願公開公報第６２３
２５１６号には第１図中に１元的符号化用の簡単なりＰ
ＣＭループが示しである。ＤＰＣＭ値の計算に４つの割
算ステップで行なわれこの４つの計算ステップは２つの
１１員次連続するサンプリング値の時間間隔内で行なわ
れなければならない。特別な量子化器の使用によって、
乗算器の一部が余計になジ、異なる複数計算ループへの
分割によって、２つのサンプリング値の間隔内でたんに
２つの計算ステップを行ないさえすればよいようになる
。

先行特許出願（第３４３３８４０号）明細書記載のＤＰ
ＣＭ符号器は１つの内部計算ル−プのほかにたんに２つ
の別の計算ループを有する。

所要の乗算器は特別な配線によって実現され得る、それ
というのはその乗算器は印加される値？一定の予測係数
ａ＝２−ｎ　（ｎ　＝　０．１．２・・・ンで乗算する
からである。これにより特別な乗算器全省くことができ
る。

概説した符号器に１元凶ＤＰＣＭ符号化に適する。多元
的符号化、例えばテレビ画像の伝送の際必要とされるよ
うなものの場合先行する１つのテレビライン又は先行す
るテレビ画像又はテレビフィールドのサンプリング点全
考慮する別の予測器が必要である。

発明の目的 本発明の課題ないし目的は多元的な差分パルス符号変調
（ＤＰＣＭ変調）用の高速符号器全提供することにある
。

発明の構成 上記課題は請求範囲１記載の構成安住により解決される
。

本発明によれば所要の計算操作が並列的に４つの計算ル
ープで実行される。２つのサンプリング値の間隔（たん
に動作クロックＴのクロック（周期）期間とも称される
）の期間中たんに２つの計算操作を行ないさえすればよ
い。１つのクロック周期期間中６つの加算又は減算操作
上行なうことができるようにすれは別のレジスタの節減
が可能である。この手段の禍合、ＤＰＣＭ信号値が算出
されて量子化装置に供給されるＭＩＪにデジタル化サン
プリング値から４つの項が減算される。

実施例 次の図示の実施例ケ第１図〜第９図を用いて本発明上説
明する。

第１図に示す、ＤＰＣＭ川の多元的符号器の基本構成で
は符号器入力側１と符号器出力側３との間に４つの減算
器ＳＵ１．ＳＵ２．　　ＳＵ３゜ＳＵ４と童子化装置Ｑ
Ｅとの直列接続体が示されている。第１減算器ＳＵ１と
第２減算器Ｓσ２との間にレジスタＲ３が挿入接続され
ており、第３減算器ＳＵ３と、第４減算器ＳＵ４との間
に別のレジスタＲ４が設けられている。第４減算器ＳＵ
４の出力側は量子化装置ＱＥの入力側２に接続されてい
る。符号器は４つの計算ループを有しこれら計算ループ
は夫々、童子化装置Ｑ、　Ｅの出力側から４つの減算器
ＳＵｉ〜ＳＵ４の各１つの減算入力側への量子化された
ＤＰＣＭ値の帰還結合により形成される。

第１の計算ループは童子化装置Ｑ、にの出力側３から第
１の乗算器Ｍｌ’に介して第４の減算器ＳＵ４の減算入
力側まで延びている。第２計算ループは量子化装置の出
力側から第１の乗算器Ｍ１と、第２の乗算器Ｍ２と全弁
して第６減算器ＳＵ３の減算入力側に延ひている。第６
計算ループは量子化装置の出力側から第１の加算器ＡＤ
１と、通常は制限器Ｂと、次いで第２のレジスタＲ２と
、２つの別の乗算器Ｍ３．Ｍ４とを介して第２の減算器
ＳＵ２の減算入力側へ延ひている。第６計算ループは内
部計算ループ全頁しこの内部計算ループは制限器の出力
側から第２レジスタＲ２、第６乗算器Ｍ３、第２加算器
ＡＤ２′に介して第１加算器ＡＤＩの第２入力側に帰還
接続されている。この内部計算ループは多くの回路変形
で実現できる。第２レジスタＲ２及び第６乗算器Ｍ３の
順序に勿論入れ替え可能である。同様に第２加算器ＡＤ
２は第１加算器ＡＤ１の第１人力ｆｌＩＩにｉｌＩｌ接
置されてもよいし、又は第２加算器ＡＤ２は第１加算器
ＡＤ１の出力側と制限器との間に挿入接続されてもよい
。勿論第４乗算器Ｍ４が面接第２レジスクＲ２の出力側
に心接接続されていて、係数ａ′で乗算する場合でも乗
算器Ｍ３．Ｍ４の面接接続体が回避可能である。同様の
ことがＭ　２　社Ｔｈループの乗算器Ｍ２についても当
てはまる。勿論、記載された回路の変形の場合各構成素
子の走行、記憶時間が考慮されなければならず、常に同
じ値が算出されるようにしなければならない。

第４の計算ループは量子化装置Ｑｇの出力側から第１の
加算器ＡＤ１、制限器Ｂ１制限器ＢＤ出力側４に接続さ
れたライン予測器ＰＲＬ　ｉ介して第１減算器ＳＵｉの
減算入力側へ延びている。ライン予浸１１器は出力側６
のほかに別の出力側７を有しこの出力側７は第２加算器
ＡＤ２の第２人力倶ｊと接続されている。

先ず、符号器の動作について理論的に考察する。符号器
は七の出力側にて、量子化されたＤＰＣＭ値Δｓｉ、ｑ
音送出しようとするものである。

この量子化ＤＰＣＭ値ニ算出されたＤＰＣＭ信号値ΔＳ
１　　の量子化によつｃ得られる。その際その信号値は
量子化装置ＱＢの入力側に加わるものである。考察に当
り第４計算ループ、以って、それによる多元的符号化は
差当り考慮しないものとする。ＤＰＣＭ信号値Δ日、は
実際のサンプリング値θｊからの所謂推定値８ｉの減算
によって１４られる。このごとは一般的に周知であり、
冒頭に述べた刊行物に記載されている。

八８ｉ　＝　　［］１−８ｉ　　　　　　　　　弐（１
１その場合推定値Ｂ１の計算には下肥式が成立つ ８１−ａ　（Ｓ□−１＋　Δ８１−□＋ｑ　）　　　　
式（２）Ｂ　　　　　　−ａ（ｓ　・　　　　＋　　Δ
　ｅ　１−２．ｑ　）　　　　　　式（３）式（３）を
式（２）に代入すると次のようになる＋１１１１−ａ　
２（８１−２＋Δ８１−２　、　ｑ　）　＋ａ△θ、−
Ｌｑ式（５） ％式％ 式（６） 念のため局部出力側４から送出される再生された値は次
のようになる ’ｒ、ｉ＝’ｉ＋△’＋ｑ＝　ａ　（ｓ、−１＋ΔＳ４
．−１ｌｑ）＋△Ｓ１．ｑ式（７） ＤＰＣＭ符号器中で、推定値舎、は式（５）ないしく６
）に従って計算される。よってＤＰＣＭ信号に対し−（
は次の式が成立つ ａｓ・−５＝−ａｓ・−ａ△５ｉ−１，ｑ　　　式（８
）％式％ 上記式の意味するのは実際のＤＰＣＭ信号が、実際のサ
ンプリング値６□からの上記各項の減算によって求めら
れることである。

記載された各式は一元的ＤＰＣＭ符号化に対して導出さ
れている。多元的ＤＰＣＭ符号化の場合次の関係が成立
つ ｊニー官、十　舎２エ　　　　　　　　　　式（９）こ
の場合舎１ｆ１１元的ＤＰＣＭ符号化の場合の推定値に
相応する推定値成分である。付加的推定値成分子ｉｚ工
は多元的ＤＰＣＭ符号化の推定値成分である。

上記全第７図を用いて詳細に説明する。第７図には１つ
のテレビ画像の一部−２本の相互に上下に位置するテレ
ビラインが示しである。多元的ＤＰＣＭ符号化の場合推
定値は実際のサンプリング値Ｓ１に先行するサンプリン
グ値Ａから求められるのみならず、その上方にある先行
ラインのサンプリング値Ｂ、（：、Ｄからも求められる
。推定値は例えば下記式（ｌＯ）により算出される。

ｇ、　＝　ａＡ＋　ａ３Ｂ＋　ａ２ｃ　＋　ａ”Ｄ　　
　　　式００）この場合、個々のサンプリング値を重み
付けする係数はａのべぎ乗であると仮定する。符号器中
では推定値は一般公知のように勿論サンプリング値から
直接算出されるのでになく符号器の局部出力側４に現わ
れる再形成されたサンプリング値から算出されて、受信
側でテ゛コーダとの同期動作が確保される。更に第７図
ではインデックスで表わすサンプリング値日に対する画
点Ａ、Ｂ、Ｃ，Ｄの対応っけが示されている。各サンプ
リング値Ｂ１に対して１つの相応の推定値官ｉが算出さ
れねばならない。

式（２）に相応して次式が成立つ。

ｓ　　＝　＆Ａ　＝　ａ（Ｋ　　　＋Δ８　　　）　　
　式（ｉｌｌｌ　　　　　　　　　　　ｉ−１ｉ−１，
（Ｌ従って付加的推定値成分に対して次式が成立つＯ ｆ□＝　ａ（舎１−□＋Δ’ｔ−１，ｑ　）　　　　　
　式α２１従って 谷、−０−ａ（官、−２＋Δ８１−２．ｑ　）　　　　
　式（１３１符号器の動作について説明する前に先ず幾
つかの前提条件についてのべる。第１図の回路装置では
レジスタＲがメモリとして設けられている。このレジス
タＲ１は量子化器ユニツ）ＱＥに設けられており、第２
レジスタＲ２は制限器Ｂに後置接続されている。付加的
レジスタＲｚ＋、が第２加算器ＡＤ２の第２入力側に前
置接続されており、別のレジスタが予測器ＰＲＬ内に設
けられている。クロックパルスＴＯによりレジスタが制
御される。クロックパルスＴ。の１つのクロック周期期
間は２つのサンプリング値８１゜８１＋１の時間間隔に
相応する。勿論、レジスタの代わりに遅延素子又は他の
メモＩＪ　？用い得る。

乗算器Ｍは遅延を有しないか、几んに無視可能な遅延全
頁する、それというのは、乗算器は相応の配線によって
実現され得るからである。このことの前提となるのは予
測係数がａ＝　ｌ／２又はそれのべき乗であるというこ
とである。記載された信号表現もしくはその信号状態は
クロックパルスＴ。の直ぐ前の時点に対して成立つ。

先ず、符号器を第４の計算ループ、従って第１の減算器
５Ｕ１ｉ無視して説明する。このために、第１図に示さ
れている信号状態に比して遅れている時点全基礎とする
。第２減算器ＳＵ２の入力側１に加わるサンプリング値
ｓ１からは項ａ２舎□−２が減算される。第６減算器で
は再度項ａ２Δ５ｌ−ＬｃＬ　が減算される。１クロッ
ク周期期間の後第４減算器において奥ａΔ８１−１．ｑ
が減算される。従って式（５’、、　（１１に従って、
量子化装置ｔ＋１の入力側に所望のＤＰＣＭ信号Δ８１
が加わる。

第４計算ループでｎ多元的ＤＰＣＭ付号化の場合、付加
的推定値成分＃２が求められる。ライン予測器の出力側
９からは相応の推定値成分＠ｚｉや２−第６レジスタＲ
３の作動接続の際−さらに１クロック周期期間だけより
早くサンプリング値θ１から減算される。ライン予測器
ＰＲＩＪの別の出力側７を介して、相応の付加的推定値
成分子１ｚｚ−０が内部計算ループからの推定値舎ｚ１
−１に加えられ、第１加算器ＡＤ１の第２入力側に供給
される。従って式（５）、式（＋１＋、式α３１ｔ−用
いてＤＰＣＭＰＣＭ信号値上８ｉように得られる。

△８１＝８１−宮ｚ１−ａ”（含１−２＋Δ８１−２　
、　ｑ　）　　ａΔ”−１＋ｑ式０ａ 各計算ループは次のように構成されている、即ち種々異
なる計算ループにて計算操作が同時に行なわれるように
構成されている。第１の計算ループ中にはレジスタＲ１
、量子化器Ｑ１実際上遅延のない乗算器Ｍ１、第４減算
器８Ｕ４が設けられている。この計算ループ中でレジス
タＲ１の情報が読出されねばならず、２つの計算ステッ
プすなわち量子化及び減算が行なわれなければならない
。量子化が行なわれている間、既に減算器８Ｕ２にて減
算が行なわれている。

同様に減算器ＳＵ１にて付加的推定値成分子２が、加わ
るサンプリング値から減算される。複数の減算器の直列
接続により全伝搬（動作）遅延が周知のようにたんにわ
ずかしか延長されない。それというのはそのりどＴ、Ｓ
Ｂの２進桁の結果でもう既に後続の減算器にて精確な減
算過程を始めるのに十分であるからである。このごとは
第８図の時間ダイヤグラムに示してあり、こ相応する。

内部計算ループにおいても１つのクロック周期期間中た
んに２つの加算を行ないさえすればよい。減算器及び量
子化装置が現在通常の遅延七有する場合、次のこと全基
礎とする大動作速度を定める、ということを基礎とする
ことができる。レジスタの遅延は無視できるほど小さい
。

第６図にはライン予測器ＰＲＩ、　ｉ詳細に示しである
。ごの予測器は遅延素子としてレジスタＲ１〜ＲＺＷｒ
！し、これらのレジスタは同様にクロックパルスＴｏに
よって制御され、入力信号Ｓｒ、１−１　ｋはぼ１テレ
ビラインの期間だけ遅延する。３つの最後の切換段ＲＺ
−２＋　　ＲＺ−１＋　ＲＺの出力側には夫々１つの乗
算器が接続されている。乗算器の出力側は加算器を介し
てまとめられ、予測器の出力側６からは付加的推定値成
分舎２が送出される。遅延の問題全回避するためライン
予測器が第６図に相応して構成される。

この予測器の場合、付加的推定値が既に幾つかのクロッ
ク周期期間だけより早く求められ、最後の２つのレジス
タＲｚ−３＋　　ＲＺによって遅延される。予測器の出
力ＩＩ　６からは推定値舎ｚ１−□が送出される。付加
的推定値成分含２は必要な場合さらに求められ得る（例
えば出力側７〜９から）。

同様にこの推定値成分にやは９６元的ＤＰＣＭ符号化の
場合にも先行テレビ画像のサンプリング値全考慮できる
。

第１図中破線で示す減算器ＳＵｌ　ｉの意味するのは付
加的な推定値含２が第１減算器において減算されずに、
レジスタＲ４の後で減算されてもよいということである
。減算器ＳＵｉはほぼ量子化器の遅延と同じ遅延ｉ［す
るので、相互に減算さるべき信号値は、はぼ同じ時間に
第４減算器８Ｕ４の両入力１ｌ１１に加わる。勿論、適
宜タイミングで求められた推定値含２工が減算器５ｔｙ
１１の減算入力側７に供給されねばならない。減算器及
び量子化装置が現在通常の遅延ケ有する場合、以下のこ
と全基礎とすることができる、即ち第１計算ループの遅
延が笑際上量子化器Ｑ及び第４減算器ＳＵ４の遅延の和
であって符号器の最大の動作速度ケ定めるということ？
基礎とすることができる。レジスタの動作遅延は無視で
きるほど小さい。量子化器ＱとしてはＲＯＭ又はデート
回路網（ロジックアレイ）を使用できる。

第２図には符号器の変形が示しである。第３の減算器５
ｔｒ３及び第４の減算器ＳＵ４は第４レジスタＲ４の出
力側と量子化装置Ｑ、ｌ１ｉｉの入力側２との間に挿入
接続されている。第２乗算器Ｍ２には第５レジスタＲ５
が後置接続されており、この第５レジスタの出力側は第
３ｆ＞ｌｃ算器ＳＵ３の減算入力側と接続されている。

第５レジスタは勿論同様に良好に第２乗算器Ｍ２に前置
接続されていてもよい。入力側１と第４レゾスタＲ４の
入力側との間に減算器Ｓ、［Ｉｉ、ＳＵ２が直列に接続
されている。第６減算器ＳＵ３の出力側と第４減算器Ｓ
Ｕ４の入力側との間に破線で示す減算器５Ｕ１１はライ
ン予測器ＰＲＬの相応の出力側７からの付加的推定値成
分含ｚ會考慮し、第１減算器５Ｕ１ｉ省略できるように
する。

上記回路装置は前述の符号器と全く同じ計算過程全行な
う。但し考慮すべき小数点以下の桁の数は減算器ＳＵ３
．ＳＵ４では、第１図の回路装置の場合におけるよりわ
すかである。それというのは第２減算器ＳＵ２はレジス
タＲ２の、全体ｋａ１で乗算された出力値を処理し第６
減算器は量子化装置の、ａ２で乗算された出力値全処理
しなければならないからである。

減算器の代わりに、２の補数が供給される加算器を使用
することもできる。第４図にはこれ奮略示しである。こ
こで使用されている６つの＊ 減算器ＳＵ１　、ＳＵ２　　、ＳＵ３　　は夫々１つの
乗算器の前置された加算器から成り、上記乗算器は減算
すべき値上係数−１で乗算する。

加算器としても減算器としても使用される構成ユニット
ハ例えばテキサスインストルメンツ社の型番５Ｎ５４１
８１である。

第９図には第２図に示す頂列に接続された２つの減算器
ｓＵ１．ＳＵ３’ｉｒ便用した回路構成の変形が示しで
ある。第２の減算器が省かれておっ、その代わり、第６
の加算器ＡＤ３が設けられており、この加算器の出力側
は第１減算器ＳＵｉの減算入力側（−）と接続されてい
る。

第６加算器の入力側に加わる信号は第１、第２減算器の
減算入力側にそれまで供給された信号である。上記変形
の構成は勿論例えば減算器５Ｕ１ｉにとって代ることが
できる。このためにレジスタＲ５に加算器が前置接続さ
れており、この加算器の入力側は第２乗算器Ｍ２の出力
側とライン予測器ＰＲＬの出力側８（舎Ｚｔ　）に接続
されている。

第５図には特別な配線による乗算器の実現例が示しであ
る。この例では先ず係数１／２で乗算しようとするもの
である。第２乗算器Ｍ２は次のようにして実現される、
すなわち、すべてのビットが極性ピッｌ−ＶＺＢ　ｉ除
いて１つの２進桁だけずらされ、極性ピッ）　ＶＺＢＯ
後で最も高い桁の（ＭＳＢ　）ビットとして１つの２進
値′Ｏ″が挿入されるようにするのである。この過程は
第３乗算器Ｍ３において再度繰返される。この場　ａ２
−−で乗算が行なわれるので、２つの零が挿入される。

乗算器の構成の詳細はバイナリオフセットコード又は２
の相補コードが用いられるかに依存する。線路における
指称は乗算器に接続された構成素子を表わす。所謂小数
点以下の桁全十分考慮しようとする場合破線で示す線路
が一緒に使用きるべきものである。

西独特許出願公開第２３３２５１６号公報から公知の量
子化装置であって、乗算器ＭＩＴｈ不要に用いることも
できる。この比較的に高価な量子化装置は予測係数＆＝
２　　（ｎ＝０．１，２．３・・・）のもとて好適であ
る。

第６図には正の数に対する制限器の基本構成図が示しで
ある。制限は数値２１−１にて行なおうとするものであ
る。制限器は７つのオアデートＯＲ１〜ＯＲ７から成り
それらオアデートの入力側には７ビツトＢ１〜Ｂ７の各
１つが供給される。この数値領域全上回る際このことを
検出するには１つ多くの２進桁會考慮しなければならず
、オーバーフロビットＵＢがロジック１の状態をと９、
ほかのすべてのビットの値に無関係にすべてのケ９−ト
出力側がロジック１に切換えられ、それにより数値２１
−１が示される。

ここで示される方式による乗算器及び制限器の精細な回
路装置は当業者に公知であり、ここでは詳述する必要は
ない。

発明の効果 本発明によれば多元的パルス符号変調ＤＰＣＭ用符号化
の際さらに別の予測器が従来必要とされていたなどの欠
点を取除き、多元的差分パルス符号変調（ＤＰＣＭ変調
）用の高速符号器の回路装置全簡単化できるという効果
が奏される。

【図面の簡単な説明】

第１図は多元的符号器の基本回路構成図、第２図は符号
器の変形の構成図、フロ図はライン予測器の回路構成図
、 膏彬呻呻−呻扶第４図は減算用の加算器を使用しｆｃ実
施例の構成図、第５図は、乗算器の実現例の構成図、第
６図は制限器例の構成図、第７図は伝送すべき画像の一
部の説明図、第８図は複数の減算器の直列接続体による
伝搬遅延の時間全体の延長を説明するための時間ダイヤ
グラムを表わす図、第９図は減算器の直列接続体の変形
例の構成図である。 １・・・符号器入力側、２・・・量子化装置の入力側、
３・・・符号器出力側、４・・・制限器の出力側、５゜
６・・・予測器の入・出力側、Ｑ、Ｅ・・・量子化装置
、ＳＵ１〜ＳＵ４・・・減算器、Ｂ・・・制限器、ＡＤ
１〜ＡＤ３・・・加算器 ＦＩｏ　２ ＦＩＧ　７ Ｔｏ　　　　　　　　　　　ＴＯ 川

Claims (1)

1. 【特許請求の範囲】 １、多元差分パルス符号変調（ＤＰＣＭ）用符号器であ
   つて、該符号器の入力側（１）にデジタル化サンプリン
   グ値（ｓｉ）が供給され、該サンプリング値とそれぞれ
   の推定値（■ｉ）との差形成により、ＤＰＣＭ信号値（
   Δｓｉ）が算出されこのＤＰＣＭ信号値は量子化装置（
   ＱＥ）に供給され、この量子化装置の出力側（３）から
   量子化されたＤＰＣＭ値（Δｓ＿ｉ＿、＿ｑ）が送出さ
   れるように構成されているものにおいて、ａ）４つの減
   算器（ＳＵ１、ＳＵ２、ＳＵ３、ＳＵ４）の直列接続体
   を設け該減算器は符号器の入力側（１）と量子化装置（
   ＱＥ）の入力側（２）との間に挿入接続されており、 ｂ）第１の計算ループを設け該第１計算ループは量子化
   装置（ＱＥ）の出力側（３）から入力信号を一定の予測
   係数（ａ）で乗算する第１の乗算器（Ｍ１）を介して、
   量子化装置の減算入力側（−） に前置接続された第４の減算器（ＳＵ４）に帰還接続さ
   れており、 ｃ）第２計算ループを設け該第２計算ループは量子化装
   置（ＱＥ）の出力側（３）から第１乗算器（Ｍ１）、ま
   た同様に予測係数（ａ）で乗算する第２の乗算器（Ｍ２
   ）を介して第４の減算器（ＳＵ４）に前置接続された第
   ３の減算器（ＳＵ３）の減算入力側（−）に帰還接続さ
   れており、 ｄ）内部計算ループを設け該内部計算ループは量子化装
   置の出力側（３）に接続された第１の加算器（ＡＤ１）
   を有し該加算器はその出力側から第２レジスタ（Ｒ２）
   と第３乗算器（Ｍ３）との直列接続体を介して且第２加
   算器（ＡＤ２）を介して当該第１加算器（ＡＤ１）の第
   ２入力側に帰還接続されており、 ｅ）第３の計算ループを設け該第３ループは量子化装置
   （ＱＥ）の出力側から第１加算器（ＡＤ１）とレジスタ
   （Ｒ２）と、夫々予測係数ａで乗算する２つの乗算器（
   Ｍ３、Ｍ４）とを介して、第３減算器（ＳＵ３）に前置
   接続された第２の減算器（ＳＵ２）の減算入力側（−）
   に帰還接続されており、 ｆ）第４の計算ループを設け該第４計算ループは第１の
   加算器（ＡＤ１）と当該出力側 （８、９）から付加的推定値（■ｚ＿ｉ＿＋＿２、■ｚ
   ＿ｉ＿＋＿１）を送出するライン予測器（ＰＲＬ）とを
   介して、第２減算器（ＳＵ２）に前置接続された第１の
   減算器（ＳＵ１）の減算入力側に帰還接続されているこ
   とを特徴とする高動作速度の多元差分パルス符号変調用
   符号器。 ２、第３減算器（ＳＵ３）と第４減算器（ＳＵ４）との
   直列接続体が、第４レジスタ（Ｒ４）の出力側と量子化
   装置（ＱＥ）の入力側との間に挿入接続されており、更
   に、第２乗算器（Ｍ２）に第５のレジスタ（Ｒ５）が前
   置又は後置接続されている特許請求の範囲第１項記載の
   符号器。 ３、第１減算器（ＳＵ１）と第２減算器（ＳＵ２）との
   間に第３レジスタ（Ｒ３）が挿入接続されており、更に
   第１減算器（ＳＵ１）の減算入力側（−）は第２予測器
   出力側（９）と接続されており、前記予測器出力側には
   付加的な推定値（■ｚ＿ｉ＿＋＿２）が現われるように
   構成されている特許請求の範囲第１項又は第２項記載の
   符号器。 ４、符号器の入力側（１）は第２減算器（ＳＵ２）の入
   力側と直接接続されており、第１減算器（ＳＵ１）の代
   わりに代替減算器（ＳＵ１１）が第４レジスタ（Ｒ４）
   と第４減算器の入力側との間に挿入接続されており、前
   記代替減算器の減算入力側はライン予測器の相応の出力
   側（７）と接続されている特許請求の範囲第１項又は第
   ２項記載の符号器。 ５、第１加算器（ＡＤ１）には制限器（Ｂ）が後置接続
   されている前記特許請求の範囲各項のうちいずれか１に
   記載の符号器。 ６、減算器（ＳＵ１〜ｓＵ３）の代わりに加算器が設け
   られており、該加算器には減算させるべき計算値が係数
   −１で乗算されて供給されるように構成されている前記
   特許請求の範囲各項のうちいずれかに記載の符号器。 ７、たんに予測係数 ａ＝２＾−＾ｎ（ｎ＝０、１、２、３・・・・・・）が
   設定されており、乗算器（Ｍ）は相応の配線によつて実
   現されている前記特許請求の範囲各項のうちいずれかに
   記載の符号器。 ８、レジスタ（Ｒ）の代わりに遅延素子が設けられてい
   る特許請求の範囲第１項記載の符号器。 ９、第２減算器（ＳＵ２）の代わりに第３の加算器（Ａ
   Ｄ３）が設けられており、該第３加算器の入力側は第４
   乗算器（Ｍ４）及び予測器（ＰＲＬ）の出力側と接続さ
   れており、更に、前記第３加算器の出力側は第１減算器
   （ＳＵ１）の減算入力側と接続されている特許請求の範
   囲第１項又は第３項記載の符号器。