JPS6269B2 - - Google Patents
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- JPS6269B2 JPS6269B2 JP51058948A JP5894876A JPS6269B2 JP S6269 B2 JPS6269 B2 JP S6269B2 JP 51058948 A JP51058948 A JP 51058948A JP 5894876 A JP5894876 A JP 5894876A JP S6269 B2 JPS6269 B2 JP S6269B2
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- 238000012360 testing method Methods 0.000 claims description 74
- 239000004020 conductor Substances 0.000 claims description 29
- 101100365087 Arabidopsis thaliana SCRA gene Proteins 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 10
- 238000007689 inspection Methods 0.000 claims description 7
- 102100022907 Acrosin-binding protein Human genes 0.000 claims description 4
- 101000756551 Homo sapiens Acrosin-binding protein Proteins 0.000 claims description 4
- 230000001939 inductive effect Effects 0.000 claims 2
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000007547 defect Effects 0.000 description 11
- 230000004913 activation Effects 0.000 description 4
- 230000005764 inhibitory process Effects 0.000 description 4
- 238000009434 installation Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B66—HOISTING; LIFTING; HAULING
- B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
- B66B5/00—Applications of checking, fault-correcting, or safety devices in elevators
- B66B5/02—Applications of checking, fault-correcting, or safety devices in elevators responsive to abnormal operating conditions
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B66—HOISTING; LIFTING; HAULING
- B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
- B66B5/00—Applications of checking, fault-correcting, or safety devices in elevators
- B66B5/0006—Monitoring devices or performance analysers
Landscapes
- Maintenance And Inspection Apparatuses For Elevators (AREA)
- Elevator Control (AREA)
- Indicating And Signalling Devices For Elevators (AREA)
- Elevator Door Apparatuses (AREA)
Description
【発明の詳細な説明】
本発明は、検査回路、特にエレベータ設備用の
検査回路に関する。
検査回路に関する。
従来、特に、ドイツ国特許出願公告第1537379
号公報に開示された安全回路装置は、２つの回路
からなる論理ブロツクを具備している。２つの回
路のうち一方の回路はNAND回路を有し、他方の
回路はNOR素子を論理素子として含んでいる。
前記素子の各々の入力には２つの被検査体が接続
され、これらの被検査体は、正常な作動状態のと
きは反対の値即ち反等価の信号を発生するように
なつている。又前記２つの論理素子の出力には複
数のモニタ素子が直列に接続されている。複数の
モニタ素子のうち第１のモニタ素子に試験信号源
が接続され、最後のモニタ素子には前段のモニタ
素子から供給された出力信号を監視し、該信号を
試験信号と比較する論理素子が接続されている。
号公報に開示された安全回路装置は、２つの回路
からなる論理ブロツクを具備している。２つの回
路のうち一方の回路はNAND回路を有し、他方の
回路はNOR素子を論理素子として含んでいる。
前記素子の各々の入力には２つの被検査体が接続
され、これらの被検査体は、正常な作動状態のと
きは反対の値即ち反等価の信号を発生するように
なつている。又前記２つの論理素子の出力には複
数のモニタ素子が直列に接続されている。複数の
モニタ素子のうち第１のモニタ素子に試験信号源
が接続され、最後のモニタ素子には前段のモニタ
素子から供給された出力信号を監視し、該信号を
試験信号と比較する論理素子が接続されている。
しかしながら、前記安全回路装置には、次のよ
うな欠点を生じる。即ち、この安全回路装置によ
れば、２つの論理素子に同時に欠陥が生じ、生起
すべき値の信号と反対の値の信号を生起した場
合、あるいは、この一方の被検査体からの入力信
号に欠陥が生じると同時にその入力信号によつて
作動する一方の論理素子に欠陥が生じた場合に、
２つの論理素子から供給される２つの信号が、正
常な場合に生ずる信号の値即ち、反対の値を生起
する場合がある。２つの欠陥が時間的に前後して
生じたときには、試験信号源により供給され、時
間的に前後する試験信号によつて検出され得る。
しかしながら欠陥が同時に生じるとモニタ素子に
よつては検知することは不可能となる。
うな欠点を生じる。即ち、この安全回路装置によ
れば、２つの論理素子に同時に欠陥が生じ、生起
すべき値の信号と反対の値の信号を生起した場
合、あるいは、この一方の被検査体からの入力信
号に欠陥が生じると同時にその入力信号によつて
作動する一方の論理素子に欠陥が生じた場合に、
２つの論理素子から供給される２つの信号が、正
常な場合に生ずる信号の値即ち、反対の値を生起
する場合がある。２つの欠陥が時間的に前後して
生じたときには、試験信号源により供給され、時
間的に前後する試験信号によつて検出され得る。
しかしながら欠陥が同時に生じるとモニタ素子に
よつては検知することは不可能となる。
他方、ドイツ国特許出願公告第1055782号公報
により電気駆動エレベータ用の安全装置が開示さ
れている。この安全装置は、並列に接続された試
験回路と制御回路とからなり、試験回路と制御回
路に、ドア付近に配置された複数の光電リレーの
２連の接点のうち一方が夫々直列に接続されてい
る。更に試験回路では試験リレーが各接点に直列
に接続され遮断リレーが試験リレーと光電リレー
の接点の直列回路に並列に接続され、制御回路で
は各接点に運行リレーが直列に配置されている。
により電気駆動エレベータ用の安全装置が開示さ
れている。この安全装置は、並列に接続された試
験回路と制御回路とからなり、試験回路と制御回
路に、ドア付近に配置された複数の光電リレーの
２連の接点のうち一方が夫々直列に接続されてい
る。更に試験回路では試験リレーが各接点に直列
に接続され遮断リレーが試験リレーと光電リレー
の接点の直列回路に並列に接続され、制御回路で
は各接点に運行リレーが直列に配置されている。
この安全回路では、試験過程の間、試験回路を
動作させるべく、まず光電リレーを非導通の状態
にする。これによつて試験回路の接点の全ては導
通し、制御回路の接点の全ては非導通となる。次
に試験回路の接点が全て導通することによつて試
験リレーが作動し、遮断リレーが非導通となるこ
とによつて光電リレーが再び導通の状態となり、
制御回路の光電リレーの接点が導通となり、制御
回路及び試験回路に並列に接続された命令リレー
が自己保持して光電リレーの各接点の検査が終了
する。しかしながら、この安全回路の検査におい
ては、制御回路側の光電リレーの接点のうち１つ
が溶着していて、開かなかつたとしても、それを
検出することができない。その結果、欠陥を有す
る、接点光電リレーが存在することになり、光源
とフオトセルの間の光がさえぎられるときに駆動
モータが切られないために危険な運転状態を生じ
うるという欠点を有する。
動作させるべく、まず光電リレーを非導通の状態
にする。これによつて試験回路の接点の全ては導
通し、制御回路の接点の全ては非導通となる。次
に試験回路の接点が全て導通することによつて試
験リレーが作動し、遮断リレーが非導通となるこ
とによつて光電リレーが再び導通の状態となり、
制御回路の光電リレーの接点が導通となり、制御
回路及び試験回路に並列に接続された命令リレー
が自己保持して光電リレーの各接点の検査が終了
する。しかしながら、この安全回路の検査におい
ては、制御回路側の光電リレーの接点のうち１つ
が溶着していて、開かなかつたとしても、それを
検出することができない。その結果、欠陥を有す
る、接点光電リレーが存在することになり、光源
とフオトセルの間の光がさえぎられるときに駆動
モータが切られないために危険な運転状態を生じ
うるという欠点を有する。
本発明の目的は、試験過程の作動時点において
同時に発生し且つ危険な作動状態を招き得る２つ
の欠陥を検知し且つその作用を防止する検査回路
を提供することである。
同時に発生し且つ危険な作動状態を招き得る２つ
の欠陥を検知し且つその作用を防止する検査回路
を提供することである。
上記目的は、本発明により、監視される回路の
２つのダイオードからなる２つの論理素子の出力
側が等しい価の信号を有するとき、設備を停止す
る制御ラインと結合され、モニタ回路の入力側の
論理素子及び監視される論理素子は試験回路に接
続され、試験回路は、設備の全体又は設備の部分
が作動を開始するとき、エラーをシミユレートす
る試験信号を監視される２つの論理素子に連続的
に供給すること、及び遅延素子を有する時限素子
が設備を停止させる制御ライン又は導線に接続さ
れることによつて達成される。
２つのダイオードからなる２つの論理素子の出力
側が等しい価の信号を有するとき、設備を停止す
る制御ラインと結合され、モニタ回路の入力側の
論理素子及び監視される論理素子は試験回路に接
続され、試験回路は、設備の全体又は設備の部分
が作動を開始するとき、エラーをシミユレートす
る試験信号を監視される２つの論理素子に連続的
に供給すること、及び遅延素子を有する時限素子
が設備を停止させる制御ライン又は導線に接続さ
れることによつて達成される。
添付図面を参照して、以下本発明の具体例を詳
述する。
述する。
第１図に於いて、SK１によつて検査回路のス
イツチ回路が示されている。エレベータのドア
は、エレベータキヤビンのドアと、エレベータ通
路の各階の乗降口に配置されたシヤフトドアとか
ら構成されている。該スイツチ回路は、エレベー
タキヤビンのドアと協働してエレベータキヤビン
のドア開閉を検出する接点等からなりドアが閉鎖
しているか、開放しているかを指示する情報送信
器Ｇ１１及びＧ１２を有している。情報送信器Ｇ
１１は、エレベータ駆動用モータ用リレーに接続
されている情報チヤンネルIK１１を経て、２個
の入力を有する、AND素子のデジタル式論理素
子Ｖ１１の１個の入力と接続されているのに対
し、情報送信器Ｇ１２は、エレベータ駆動用モー
タ用リレーに接続されている情報チヤンネルIK
１２を経て、２個の入力を有している、OR素子
のデジタル式論理素子Ｖ１２の入力と接続されて
いる。AND素子及びOR素子Ｖ１１，Ｖ１２の出
力には、モニタ回路US１が接続されており、該
回路は１個のNOR素子Ｖ１３と１個のAND素子
Ｖ１４とから成り、夫々の素子は２個のAND素
子Ｖ１１及びOR素子Ｖ１２の出力に接続されて
いる２つの入力を有している。NOR素子Ｖ１３
及びAND素子Ｖ１４の出力は、夫々、OR回路を
構成する１個のダイオードＤ１１及びＤ１２を経
て制御ラインStL及び試験回路PS１と接続されて
いる。試験回路PS１は、１方は３個の入力を、
他方は２個の入力を有しているAND素子Ｖ１５
及びＶ１６と、２個の入力及び２個の出力を有す
る記憶装置SP１１と、２個の入力及び１個の出
力を有する記憶装置SP１２と、２個の入力を有
するNAND素子Ｖ１７とから成る。その際AND
素子Ｖ１５の入力は、NOR素子Ｖ１３の出力
と、制御ラインStLと、試験ラインPrLとに接続
されており、AND素子Ｖ１６の入力は、AND素
子Ｖ１４と、制御ラインStLとの出力に接続され
ている。AND素子Ｖ１５及びＶ１６の出力は記
憶装置SP１１の入力ｅ１及びｅ２と接続されて
おり、その際該装置の出力ａ１は、記憶装置SP
１２の入力ｅ１と、導線LSi２を経てOR素子Ｖ
１２の入力とに接続されている。記憶装置SP１
１及びSP１２の出力ａ２及びａ１は、NAND素
子Ｖ１７の両方の入力と接続されている。
イツチ回路が示されている。エレベータのドア
は、エレベータキヤビンのドアと、エレベータ通
路の各階の乗降口に配置されたシヤフトドアとか
ら構成されている。該スイツチ回路は、エレベー
タキヤビンのドアと協働してエレベータキヤビン
のドア開閉を検出する接点等からなりドアが閉鎖
しているか、開放しているかを指示する情報送信
器Ｇ１１及びＧ１２を有している。情報送信器Ｇ
１１は、エレベータ駆動用モータ用リレーに接続
されている情報チヤンネルIK１１を経て、２個
の入力を有する、AND素子のデジタル式論理素
子Ｖ１１の１個の入力と接続されているのに対
し、情報送信器Ｇ１２は、エレベータ駆動用モー
タ用リレーに接続されている情報チヤンネルIK
１２を経て、２個の入力を有している、OR素子
のデジタル式論理素子Ｖ１２の入力と接続されて
いる。AND素子及びOR素子Ｖ１１，Ｖ１２の出
力には、モニタ回路US１が接続されており、該
回路は１個のNOR素子Ｖ１３と１個のAND素子
Ｖ１４とから成り、夫々の素子は２個のAND素
子Ｖ１１及びOR素子Ｖ１２の出力に接続されて
いる２つの入力を有している。NOR素子Ｖ１３
及びAND素子Ｖ１４の出力は、夫々、OR回路を
構成する１個のダイオードＤ１１及びＤ１２を経
て制御ラインStL及び試験回路PS１と接続されて
いる。試験回路PS１は、１方は３個の入力を、
他方は２個の入力を有しているAND素子Ｖ１５
及びＶ１６と、２個の入力及び２個の出力を有す
る記憶装置SP１１と、２個の入力及び１個の出
力を有する記憶装置SP１２と、２個の入力を有
するNAND素子Ｖ１７とから成る。その際AND
素子Ｖ１５の入力は、NOR素子Ｖ１３の出力
と、制御ラインStLと、試験ラインPrLとに接続
されており、AND素子Ｖ１６の入力は、AND素
子Ｖ１４と、制御ラインStLとの出力に接続され
ている。AND素子Ｖ１５及びＶ１６の出力は記
憶装置SP１１の入力ｅ１及びｅ２と接続されて
おり、その際該装置の出力ａ１は、記憶装置SP
１２の入力ｅ１と、導線LSi２を経てOR素子Ｖ
１２の入力とに接続されている。記憶装置SP１
１及びSP１２の出力ａ２及びａ１は、NAND素
子Ｖ１７の両方の入力と接続されている。
第２図に於いて、位置SK１，US１，PS１，Ｖ
１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ１
６，SP１１，SP１２，Ｖ１７，Ｄ１１，Ｄ１
２，IK１１，IK１２，LSi１，LSi２，LSi３，
LQ１，LQ２，PrL及びStLは、第１図と同一の
部材を示している。SK２，SK３及びSK４によ
つて、スイツチ回路SK１と共に直列式回路を形
成する検査回路のスイツチ回路が示されている。
この際、スイツチ回路SK１，SK２，SK３及び
SK４のモニタ結線US１，US２，US３及びUS
４、更にスイツチ回路SK１，SK２及びSK３の
試験結線PS１，PS２及びPS３は夫々同一であ
る。SK２は、各階のシヤフトドアと協働し、各
シヤフトドアの開閉を検出する接点等を有した情
報送信器（図示せず）を有している。この情報送
信器は、各シヤフトドアに対応して設けられてい
る。SK３は、詳述しないがエレベータ設備の検
査回路に対する任意の、モニタとしての機能を果
す。スイツチ回路SK４では、スイツチ回路SK１
からSK３までの情報が結果として１つの情報に
集合される。スイツチ回路は、前置のスイツチ回
路のNAND素子Ｖ１７，Ｖ２７，Ｖ３７、の夫々
の出力が導線LSi３，LSi５，LSi７を経て後置の
スイツチ回路のデジタル式論理素子Ｖ２１，Ｖ３
１，Ｖ４１の入力と接続されるべく直列式に連結
されている。スイツチ回路SK２，SK３，SK４
の記憶装置SP２１，SP３１，SP４１の入力ａ１
は、導線LQ２，LQ３，LQ４を経て、前置のス
イツチ回路SK１，SK２，SK３の記憶装置SP１
２，SP２２，SP３２の入力ｅ２と接続されてい
る。
１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ１
６，SP１１，SP１２，Ｖ１７，Ｄ１１，Ｄ１
２，IK１１，IK１２，LSi１，LSi２，LSi３，
LQ１，LQ２，PrL及びStLは、第１図と同一の
部材を示している。SK２，SK３及びSK４によ
つて、スイツチ回路SK１と共に直列式回路を形
成する検査回路のスイツチ回路が示されている。
この際、スイツチ回路SK１，SK２，SK３及び
SK４のモニタ結線US１，US２，US３及びUS
４、更にスイツチ回路SK１，SK２及びSK３の
試験結線PS１，PS２及びPS３は夫々同一であ
る。SK２は、各階のシヤフトドアと協働し、各
シヤフトドアの開閉を検出する接点等を有した情
報送信器（図示せず）を有している。この情報送
信器は、各シヤフトドアに対応して設けられてい
る。SK３は、詳述しないがエレベータ設備の検
査回路に対する任意の、モニタとしての機能を果
す。スイツチ回路SK４では、スイツチ回路SK１
からSK３までの情報が結果として１つの情報に
集合される。スイツチ回路は、前置のスイツチ回
路のNAND素子Ｖ１７，Ｖ２７，Ｖ３７、の夫々
の出力が導線LSi３，LSi５，LSi７を経て後置の
スイツチ回路のデジタル式論理素子Ｖ２１，Ｖ３
１，Ｖ４１の入力と接続されるべく直列式に連結
されている。スイツチ回路SK２，SK３，SK４
の記憶装置SP２１，SP３１，SP４１の入力ａ１
は、導線LQ２，LQ３，LQ４を経て、前置のス
イツチ回路SK１，SK２，SK３の記憶装置SP１
２，SP２２，SP３２の入力ｅ２と接続されてい
る。
スイツチ回路の外部に配置されており、２個の
入力と１個の出力とを有する記憶装置SP０は、
入力ｅ１に於いて設備の制御装置を介してエレベ
ータの停止階指示ボタンと接続されている導線
LSi０と、入力ｅ２に於いては導線LQ１を経て記
憶装置SP１１（第１図）の出力ａ１と夫々接続
されている。これに対して、記憶装置SP０の出
力ａ１は、NOT素子VOが配置されている導線
LSi１を経て、デジタル式論理素子Ｖ１１（第１
図）の第２入力に接続されている。
入力と１個の出力とを有する記憶装置SP０は、
入力ｅ１に於いて設備の制御装置を介してエレベ
ータの停止階指示ボタンと接続されている導線
LSi０と、入力ｅ２に於いては導線LQ１を経て記
憶装置SP１１（第１図）の出力ａ１と夫々接続
されている。これに対して、記憶装置SP０の出
力ａ１は、NOT素子VOが配置されている導線
LSi１を経て、デジタル式論理素子Ｖ１１（第１
図）の第２入力に接続されている。
試験回路PS４の記憶装置SP４２の入力ｅ１
は、導線LSi０′を経て導線LSi０と接続されてお
り、該装置の出力ａ１は２個の入力を有するOR
素子Ｖ４７の１方の入力と接続されている。OR
素子Ｖ４７の出力は、試験ラインPrL及び設備の
制御装置を介してエレベータのモータ用リレーに
接続されているインヒビシヨンラインSpLに接続
されている。記憶装置SP４２の入力ｅ２は、記
憶装置SP４１の出力ａ１及びOR素子Ｖ４７の第
２入力と接続されている。スイツチ回路の外部に
配置されており閉路遅延手段を具備している時限
素子ZGは入力側では制御ラインStLと、出力側で
は装置の制御装置と夫々接続されている。
は、導線LSi０′を経て導線LSi０と接続されてお
り、該装置の出力ａ１は２個の入力を有するOR
素子Ｖ４７の１方の入力と接続されている。OR
素子Ｖ４７の出力は、試験ラインPrL及び設備の
制御装置を介してエレベータのモータ用リレーに
接続されているインヒビシヨンラインSpLに接続
されている。記憶装置SP４２の入力ｅ２は、記
憶装置SP４１の出力ａ１及びOR素子Ｖ４７の第
２入力と接続されている。スイツチ回路の外部に
配置されており閉路遅延手段を具備している時限
素子ZGは入力側では制御ラインStLと、出力側で
は装置の制御装置と夫々接続されている。
スイツチ回路SK１，SK２及びSK３の情報チ
ヤネルIK１１／１２，IK２１／２２及びIK３
１／３２はスイツチ回路SK４のデジタル式論理
素子の入力に接続されており、該論理素子の出力
は一方ではモニタ結線US４の入力と、他方では
エレベータ駆動用モータ用リレーに接続されてい
る情報チヤネルIK４１／４２を経て設備の制御
手段と接続されている。
ヤネルIK１１／１２，IK２１／２２及びIK３
１／３２はスイツチ回路SK４のデジタル式論理
素子の入力に接続されており、該論理素子の出力
は一方ではモニタ結線US４の入力と、他方では
エレベータ駆動用モータ用リレーに接続されてい
る情報チヤネルIK４１／４２を経て設備の制御
手段と接続されている。
上記の安全回路は以下の如く作動する。
エレベータキヤビンが停止していてエレベータ
キヤビンのドアが閉鎖されているとき、情報送信
器Ｇ１１はAND素子Ｖ１１に信号１を送り、情
報送信器Ｇ１２はOR素子Ｖ１２に信号０を送
る。エレベータキヤビンに接続されている制御装
置によつて供給される信号０は導線LSi０（第２
図）を経て記憶装置SP０の入力ｅ１に到達し、
従つて該装置の出力ａ１も同じく信号０を有して
いる。導線LSi１内に配置されているNOT素子
VOはこの信号を否定する為、対応するAND素子
Ｖ１１の入力には信号１が出現し、従つて該素子
の出力も信号１を有する。このことからNOR素
子Ｖ１３及びAND素子Ｖ１５の出力は信号０を
有し、その結果、記憶装置SP１１はセツトされ
ず、導線LSi２を経てOR素子Ｖ１２の対応する
入力に信号０が到達し、該素子の出力、従つて
AND素子Ｖ１４の出力も信号０を有する。制御
ラインStLはこうして“設備断線されておらず”
として定義されている信号０を導く。この間、情
報チヤネルIK１１／１２は、素子Ｖ１１／１２
の出力で異なる値の信号を有している。断線して
いる時は、制御ラインStLは設備停止する信号１
を導く。しかし乍らこの信号が情報送信器の信号
の短時間の一致等の短期間のものであるならば、
時限素子ZGが設備の停止を防止する。
キヤビンのドアが閉鎖されているとき、情報送信
器Ｇ１１はAND素子Ｖ１１に信号１を送り、情
報送信器Ｇ１２はOR素子Ｖ１２に信号０を送
る。エレベータキヤビンに接続されている制御装
置によつて供給される信号０は導線LSi０（第２
図）を経て記憶装置SP０の入力ｅ１に到達し、
従つて該装置の出力ａ１も同じく信号０を有して
いる。導線LSi１内に配置されているNOT素子
VOはこの信号を否定する為、対応するAND素子
Ｖ１１の入力には信号１が出現し、従つて該素子
の出力も信号１を有する。このことからNOR素
子Ｖ１３及びAND素子Ｖ１５の出力は信号０を
有し、その結果、記憶装置SP１１はセツトされ
ず、導線LSi２を経てOR素子Ｖ１２の対応する
入力に信号０が到達し、該素子の出力、従つて
AND素子Ｖ１４の出力も信号０を有する。制御
ラインStLはこうして“設備断線されておらず”
として定義されている信号０を導く。この間、情
報チヤネルIK１１／１２は、素子Ｖ１１／１２
の出力で異なる値の信号を有している。断線して
いる時は、制御ラインStLは設備停止する信号１
を導く。しかし乍らこの信号が情報送信器の信号
の短時間の一致等の短期間のものであるならば、
時限素子ZGが設備の停止を防止する。
スイツチ回路SK２，SK３，SK４はスイツチ
回路SK１と類似して作動する。このとき、デジ
タル式論理素子Ｖ２１／２２，Ｖ３１／３２，Ｖ
４１／４２の入力の個数は夫々の場合に於いて、
処理すべき情報の個数に対応し、且つ素子Ｖ１
１／１２へ導く作用をするスイツチ回路SK１の
導線LSi１／２に於ける如く信号１及び０は、導
線LSi３／４，LSi５／６，LSi７／８を経て素子
Ｖ２１／２２，Ｖ３１／３２，Ｖ４１／４２の対
応する入力へ導かれる。
回路SK１と類似して作動する。このとき、デジ
タル式論理素子Ｖ２１／２２，Ｖ３１／３２，Ｖ
４１／４２の入力の個数は夫々の場合に於いて、
処理すべき情報の個数に対応し、且つ素子Ｖ１
１／１２へ導く作用をするスイツチ回路SK１の
導線LSi１／２に於ける如く信号１及び０は、導
線LSi３／４，LSi５／６，LSi７／８を経て素子
Ｖ２１／２２，Ｖ３１／３２，Ｖ４１／４２の対
応する入力へ導かれる。
記憶装置SP４１，SP４２の入力ｅ１が信号０
を有していることから、該装置の出力ａ１及び
NOR素子Ｖ４７の出力も同様に信号０を有して
いる。試験ラインPrL及びインヒビシヨンライン
SpLは従つて試験信号０及び“操作開始”として
定義される信号０を導く。
を有していることから、該装置の出力ａ１及び
NOR素子Ｖ４７の出力も同様に信号０を有して
いる。試験ラインPrL及びインヒビシヨンライン
SpLは従つて試験信号０及び“操作開始”として
定義される信号０を導く。
全スイツチ回路が正常に作動すると、チヤネル
IK４１／４２に異なる値の信号が表われる。チ
ヤネル４１／４２は、設備の制御装置、即ち、エ
レベータ駆動用モータ用リレーに接続されてお
り、異なる値が表われたときに試験過程が終了し
モータが起動しうる。
IK４１／４２に異なる値の信号が表われる。チ
ヤネル４１／４２は、設備の制御装置、即ち、エ
レベータ駆動用モータ用リレーに接続されてお
り、異なる値が表われたときに試験過程が終了し
モータが起動しうる。
操作開始に当つて、停止階指示ボタンにより停
止階指示があり、シヤフトドアが閉じた後であつ
て、エレベータキヤビンのドアが閉じる直前に、
設備の制御手段により安全回路を試験すべく信号
１が導線LSi０に与えられる。この信号が記憶装
置SP４２及びSP０をセツトする。この後、OR素
子Ｖ４７の出力に信号１が出現する。この信号
は、試験過程の間、インヒビシヨンラインSpLを
経てエレベータ用モータのリレーの起動を抑制
し、試験ラインPrLを経てスイツチ回路SK１か
らSK４へと供給される。記憶装置PS０の出力ａ
１には同様に信号１が出現し、該信号は導線LSi
１及びNOT素子Ｖ０を経て信号０としてAND素
子Ｖ１１の対応する入力へ到達する。この結果、
AND素子Ｖ１１及びNOR素子Ｖ１３の出力は信
号０及び１を有し、AND素子Ｖ１５の３入力全
部は信号１を有している。その際、ダイオードＤ
１２は、AND素子Ｖ１６の双方の入力も信号１
を有することを防止する。こうして記憶装置SP
１１はセツトされ、その結果、信号１は一方では
導線LQ１を経て記憶装置SP０をリセツトし、他
方では導線LSi２を経てOR素子Ｖ１２の対応す
る入力へ到達する。この結果、該素子の出力と、
且つ既に記憶装置SP０のリセツトによりAND素
子Ｖ１１の出力とが信号１を有していることか
ら、AND素子Ｖ１４の出力も又信号１を有して
いる。AND素子Ｖ１６の双方の入力にも従つて
信号１がある。この結果、記憶装置SP１１はリ
セツトされ、その出力ａ２に信号１が出現する。
その際ダイオードＤ１１によつて、該装置が再度
セツトされることを防止する。記憶装置SP１２
の出力ａ１も又、信号１を有していることから、
NAND素子Ｖ１７の出力にある信号１は信号０に
変わる。この信号０は導線LSi３を経てスイツチ
回路SK２に更に導かれ、次に該回路に於いてス
イツチ回路SK１に於けるような同じ過程が繰り
返される。即ち、検査時に各階のシヤフトドアが
閉じていれば、SK２のAND素子Ｖ２１の各入力
には、各シヤフトドアと協働し、シヤフトドアの
開閉を検出する情報送信器の夫々から信号１が送
られる一方、SK２のOR素子Ｖ２２の各入力に
は、前記シヤフトドアの開閉を検出する情報送信
器の夫々から信号０が送られる。ここですべての
シヤフトドアが閉じていて正常であれば、SK１
のNAND素子Ｖ１７からLSi３によつて送られた
信号０によつてSK１の回路内に生じたと同じ過
程を経て、NAND素子Ｖ２７の出力の信号１は信
号０に変わる。この信号０は、導線を経て更に
SK３に導かれる。
止階指示があり、シヤフトドアが閉じた後であつ
て、エレベータキヤビンのドアが閉じる直前に、
設備の制御手段により安全回路を試験すべく信号
１が導線LSi０に与えられる。この信号が記憶装
置SP４２及びSP０をセツトする。この後、OR素
子Ｖ４７の出力に信号１が出現する。この信号
は、試験過程の間、インヒビシヨンラインSpLを
経てエレベータ用モータのリレーの起動を抑制
し、試験ラインPrLを経てスイツチ回路SK１か
らSK４へと供給される。記憶装置PS０の出力ａ
１には同様に信号１が出現し、該信号は導線LSi
１及びNOT素子Ｖ０を経て信号０としてAND素
子Ｖ１１の対応する入力へ到達する。この結果、
AND素子Ｖ１１及びNOR素子Ｖ１３の出力は信
号０及び１を有し、AND素子Ｖ１５の３入力全
部は信号１を有している。その際、ダイオードＤ
１２は、AND素子Ｖ１６の双方の入力も信号１
を有することを防止する。こうして記憶装置SP
１１はセツトされ、その結果、信号１は一方では
導線LQ１を経て記憶装置SP０をリセツトし、他
方では導線LSi２を経てOR素子Ｖ１２の対応す
る入力へ到達する。この結果、該素子の出力と、
且つ既に記憶装置SP０のリセツトによりAND素
子Ｖ１１の出力とが信号１を有していることか
ら、AND素子Ｖ１４の出力も又信号１を有して
いる。AND素子Ｖ１６の双方の入力にも従つて
信号１がある。この結果、記憶装置SP１１はリ
セツトされ、その出力ａ２に信号１が出現する。
その際ダイオードＤ１１によつて、該装置が再度
セツトされることを防止する。記憶装置SP１２
の出力ａ１も又、信号１を有していることから、
NAND素子Ｖ１７の出力にある信号１は信号０に
変わる。この信号０は導線LSi３を経てスイツチ
回路SK２に更に導かれ、次に該回路に於いてス
イツチ回路SK１に於けるような同じ過程が繰り
返される。即ち、検査時に各階のシヤフトドアが
閉じていれば、SK２のAND素子Ｖ２１の各入力
には、各シヤフトドアと協働し、シヤフトドアの
開閉を検出する情報送信器の夫々から信号１が送
られる一方、SK２のOR素子Ｖ２２の各入力に
は、前記シヤフトドアの開閉を検出する情報送信
器の夫々から信号０が送られる。ここですべての
シヤフトドアが閉じていて正常であれば、SK１
のNAND素子Ｖ１７からLSi３によつて送られた
信号０によつてSK１の回路内に生じたと同じ過
程を経て、NAND素子Ｖ２７の出力の信号１は信
号０に変わる。この信号０は、導線を経て更に
SK３に導かれる。
SK３においてもSK１，SK２と同様の過程が
繰り返される。
繰り返される。
スイツチ回路SK４内で記憶装置SP４１をセツ
トした後、記憶装置SP４２がリセツトされ、導
線LQ４を経てスイツチ回路SK３の記憶装置SP
３２も、リセツトされる。同時にOR素子Ｖ４７
の双方の入力にある信号１及び０は０及び１に変
わり、その為、ラインPrL及びSpLは依然として
信号１を有している。記憶装置SP４１のリセツ
トの後、初めてOR素子Ｖ４７の出力は信号０を
有し、このことにより試験過程は終了し、操作が
開始される。
トした後、記憶装置SP４２がリセツトされ、導
線LQ４を経てスイツチ回路SK３の記憶装置SP
３２も、リセツトされる。同時にOR素子Ｖ４７
の双方の入力にある信号１及び０は０及び１に変
わり、その為、ラインPrL及びSpLは依然として
信号１を有している。記憶装置SP４１のリセツ
トの後、初めてOR素子Ｖ４７の出力は信号０を
有し、このことにより試験過程は終了し、操作が
開始される。
欠陥が生じた場合、安全回路装置は以下の如く
作動する。
作動する。
スイツチ回路SK１の双方のデジタル式論理素
子Ｖ１１，Ｖ１２が、操作開始の時点で、前後し
て又は同時に、欠陥を生じたと仮定する。情報送
信器Ｇ１１，Ｇ１２と接続されている素子Ｖ１
１，Ｖ１２の入力は信号０及び１を有している。
導線LSi１を経て試験信号０はAND素子Ｖ１１の
第２の入力に到達し、この為このAND素子１１
の出力も又信号０を有すると思われる。しかし乍
ら、欠陥により出力が信号１を有すると仮定す
る。OR素子Ｖ１２の第２の入力が信号０を有す
ることからその出力は“１”である。ここで欠陥
によつて出力はしかし乍ら“０”を有していると
仮定する。NOR素子Ｖ１３の出力は従つて信号
０を有することから、記憶装置SP１１はセツト
され得ず、導線LSi２を経て信号１はOR素子Ｖ
１２に到達しない。AND素子Ｖ１４の出力及び
記憶装置SP１１の出力ａ２が夫々信号０を有す
ることから、NAND素子Ｖ１７の出力では信号状
態の変化は認められず、その為、導線SLi３を経
てスイツチ回路SK２には試験信号が伝達されな
い。この為、導線LSi７を経てスイツチ回路SK４
には試験信号が到達せず、結果として、記憶装置
SP４１，SP４２はリセツトされず、ラインSpL
は引き続いてエレベータのモータ用リレーの起動
を制御する信号１を供給する。
子Ｖ１１，Ｖ１２が、操作開始の時点で、前後し
て又は同時に、欠陥を生じたと仮定する。情報送
信器Ｇ１１，Ｇ１２と接続されている素子Ｖ１
１，Ｖ１２の入力は信号０及び１を有している。
導線LSi１を経て試験信号０はAND素子Ｖ１１の
第２の入力に到達し、この為このAND素子１１
の出力も又信号０を有すると思われる。しかし乍
ら、欠陥により出力が信号１を有すると仮定す
る。OR素子Ｖ１２の第２の入力が信号０を有す
ることからその出力は“１”である。ここで欠陥
によつて出力はしかし乍ら“０”を有していると
仮定する。NOR素子Ｖ１３の出力は従つて信号
０を有することから、記憶装置SP１１はセツト
され得ず、導線LSi２を経て信号１はOR素子Ｖ
１２に到達しない。AND素子Ｖ１４の出力及び
記憶装置SP１１の出力ａ２が夫々信号０を有す
ることから、NAND素子Ｖ１７の出力では信号状
態の変化は認められず、その為、導線SLi３を経
てスイツチ回路SK２には試験信号が伝達されな
い。この為、導線LSi７を経てスイツチ回路SK４
には試験信号が到達せず、結果として、記憶装置
SP４１，SP４２はリセツトされず、ラインSpL
は引き続いてエレベータのモータ用リレーの起動
を制御する信号１を供給する。
更に、スイツチ回路SK１のダイオードＤ１２
に欠陥が生じ、流れが通過方法及びインヒビシヨ
ン方向のいずれにも流動しないと仮定する。試験
過程中、素子Ｖ１３，Ｖ１４の入力が信号１を有
していると、NOR素子Ｖ１３の出力によは信号
０が、AND素子Ｖ１４の出力には信号１が出現
する。従つてAND素子Ｖ１６の双方の入力には
信号０及び１があり、その結果、該素子の出力は
信号０を有している。この為、記憶装置SP１１
はリセツトされ得ず、NAND素子Ｖ１７の出力で
は信号変化が生じない。試験信号は従つて更に導
かれず、その為ラインSpLは更にエレベータのモ
ータ用リレーの起動を抑制する信号１を導く。
に欠陥が生じ、流れが通過方法及びインヒビシヨ
ン方向のいずれにも流動しないと仮定する。試験
過程中、素子Ｖ１３，Ｖ１４の入力が信号１を有
していると、NOR素子Ｖ１３の出力によは信号
０が、AND素子Ｖ１４の出力には信号１が出現
する。従つてAND素子Ｖ１６の双方の入力には
信号０及び１があり、その結果、該素子の出力は
信号０を有している。この為、記憶装置SP１１
はリセツトされ得ず、NAND素子Ｖ１７の出力で
は信号変化が生じない。試験信号は従つて更に導
かれず、その為ラインSpLは更にエレベータのモ
ータ用リレーの起動を抑制する信号１を導く。
他の例として、スイツチ回路SK２のモニタ結
線US２が有しているデジタル式論理素子Ｖ２
３，Ｖ２４の双方が操作開始の時点で、前後して
或いは同時に欠陥を生じたと仮定する。図示され
ていない安全扉の情報送信器と接続されている素
子Ｖ２１，Ｖ２２の入力は、安全扉が閉鎖されて
いる場合、信号１及び０を有している。欠陥を生
じていず、エレベータキヤビンドアと連結されて
いるスイツチ回路SK１を試験した後、導線LSi３
を経て試験信号０はAND素子Ｖ２１の対応する
入力に到達し、この為、該AND素子Ｖ２１の出
力は信号０を有する。OR素子Ｖ２２の対応する
入力に導線LSi４を経て試験パルスが未だ到達し
ない為、その出力も信号０を有している。こうし
てNOR素子Ｖ２３の出力は“１”、AND素子Ｖ２
４の出力は“０”を有する。欠陥の為に、ここで
出力に本来出るべき値とは逆の値の信号が出現す
ると仮定する。この為、AND素子２５を経て接
続されている記憶装置SP２１及びSP２２はセツ
トされ得ず、記憶装置SP２２の出力ａ２３と接
続されているNAND素子Ｖ２７の入力は依然とし
て信号０を有している。その入力に於いて従つて
信号の変化が認められない為、試験信号は更に導
かれない。従つてスイツチ回路SK４の記憶装置
SP４１，SP４２はリセツトされ得ず、その結
果、ラインSpLはモータ用のリレーの起動を抑制
する信号１を導く。又、他の例として、エレベー
タ用の安全装置において、光電リレーの接点の１
つが溶着によつて開かなくなつた場合にも連動す
る２連の接点を有する各光電リレーのＡ接点とＢ
接点に情報送信器Ｇ１１，Ｇ１２を接続して、異
なる値の信号を生起させることによつて、前記回
路の操作により各光電リレーの動作が常に正常で
あるかを試験することができる。
線US２が有しているデジタル式論理素子Ｖ２
３，Ｖ２４の双方が操作開始の時点で、前後して
或いは同時に欠陥を生じたと仮定する。図示され
ていない安全扉の情報送信器と接続されている素
子Ｖ２１，Ｖ２２の入力は、安全扉が閉鎖されて
いる場合、信号１及び０を有している。欠陥を生
じていず、エレベータキヤビンドアと連結されて
いるスイツチ回路SK１を試験した後、導線LSi３
を経て試験信号０はAND素子Ｖ２１の対応する
入力に到達し、この為、該AND素子Ｖ２１の出
力は信号０を有する。OR素子Ｖ２２の対応する
入力に導線LSi４を経て試験パルスが未だ到達し
ない為、その出力も信号０を有している。こうし
てNOR素子Ｖ２３の出力は“１”、AND素子Ｖ２
４の出力は“０”を有する。欠陥の為に、ここで
出力に本来出るべき値とは逆の値の信号が出現す
ると仮定する。この為、AND素子２５を経て接
続されている記憶装置SP２１及びSP２２はセツ
トされ得ず、記憶装置SP２２の出力ａ２３と接
続されているNAND素子Ｖ２７の入力は依然とし
て信号０を有している。その入力に於いて従つて
信号の変化が認められない為、試験信号は更に導
かれない。従つてスイツチ回路SK４の記憶装置
SP４１，SP４２はリセツトされ得ず、その結
果、ラインSpLはモータ用のリレーの起動を抑制
する信号１を導く。又、他の例として、エレベー
タ用の安全装置において、光電リレーの接点の１
つが溶着によつて開かなくなつた場合にも連動す
る２連の接点を有する各光電リレーのＡ接点とＢ
接点に情報送信器Ｇ１１，Ｇ１２を接続して、異
なる値の信号を生起させることによつて、前記回
路の操作により各光電リレーの動作が常に正常で
あるかを試験することができる。
本発明は図示の具体例に限定されず、他の可能
である実施変形例をも含むものである。従つて、
双方のデジタル式入力論理素子Ｖ１１，Ｖ１２の
為に、AND素子及びOR素子をNOR素子及び
AND素子によつて置換し、モニタ回路US１の双
方の論理素子Ｖ１３，Ｖ１４の為に、NOR素子
及びAND素子をOR素子及びNAND素子によつて
置換してもよい。更に、全回路は、NOR技術或
いは自閉式MOS FETを有するMOS理論等によ
り構成されてもよい。
である実施変形例をも含むものである。従つて、
双方のデジタル式入力論理素子Ｖ１１，Ｖ１２の
為に、AND素子及びOR素子をNOR素子及び
AND素子によつて置換し、モニタ回路US１の双
方の論理素子Ｖ１３，Ｖ１４の為に、NOR素子
及びAND素子をOR素子及びNAND素子によつて
置換してもよい。更に、全回路は、NOR技術或
いは自閉式MOS FETを有するMOS理論等によ
り構成されてもよい。
本発明では、前記構成を有する結果、操作開始
の指示が与えられた後、スイツチ回路を検査し、
たとえ安全設備内の情報通信器等及びそれらに付
属する部品の故障が２つ同時に発生してもそれら
の２つの欠陥を検知し且つその影響を防止するこ
とができる。
の指示が与えられた後、スイツチ回路を検査し、
たとえ安全設備内の情報通信器等及びそれらに付
属する部品の故障が２つ同時に発生してもそれら
の２つの欠陥を検知し且つその影響を防止するこ
とができる。
第１図はエレベータ設備用検査回路のスイツチ
回路の配電図、第２図は複数個のスイツチ回路を
有する検査回路の配電図である。 SK……スイツチ回路、Ｇ……情報送信器、IK
……情報チヤネル、Ｖ……論理素子、SP……記
憶装置。
回路の配電図、第２図は複数個のスイツチ回路を
有する検査回路の配電図である。 SK……スイツチ回路、Ｇ……情報送信器、IK
……情報チヤネル、Ｖ……論理素子、SP……記
憶装置。
Claims (1)
- 【特許請求の範囲】 １ 情報送信器Ｇ１１に接続された入力を有する
第１のAND素子Ｖ１１と、他の情報送信器Ｇ１
２に接続された入力を有するOR素子Ｖ１２と、
第１のAND素子Ｖ１１の出力に接続された入力
及びOR素子Ｖ１２の出力に接続された他の入力
を夫々有するNOR素子Ｖ１３と、第１のAND素
子Ｖ１１の出力に接続された入力及びOR素子Ｖ
１２の出力に接続された入力を夫々有する第２の
AND素子Ｖ１４と、前記NOR素子Ｖ１３の出力
に接続された入力及び第２のAND素子Ｖ１４の
出力に接続された他の入力を夫々有したOR回路
Ｄ１１，Ｄ１２と、前記NOR素子Ｖ１３の出力
に接続された入力及びOR回路Ｄ１１，Ｄ１２の
出力に接続された入力を夫々有した第３のAND
素子Ｖ１５と、前記第２のAND素子Ｖ１４の出
力に接続された入力及び前記OR回路Ｄ１１，Ｄ
１２の出力に接続された他の入力を夫々有する第
４のAND素子Ｖ１６と、第３のAND素子Ｖ１５
の出力に接続された入力及び第４のAND素子Ｖ
１６の出力に接続された他の入力を夫々有してお
り、第３のAND素子Ｖ１５の前記２つの入力に
供給される信号がAND条件を満足する際に、第
３のAND素子Ｖ１５から発生される信号によつ
てセツトされ第４のAND素子Ｖ１６の前記２つ
の入力に供給される信号がAND条件を満足する
際に、第４のAND素子Ｖ１６から発生される信
号によつてリセツトされ、これらセツト、リセツ
ト状態を示す信号を送出する２つの出力ａ１，ａ
２を有した第１の記憶素子SP１１と、この第１
の記憶素子SP１１のセツト側の出力ａ１に接続
された入力ｅ１を有すると共に、この第１の記憶
素子SP１１のセツト状態を示す信号によつてセ
ツトされる第２の記憶素子SP１２と、第１の記
憶素子SP１１のリセツト側の出力ａ２に接続さ
れた入力及び第２の記憶素子SP１２のセツト側
出力ａ１に接続された他の入力を夫々有する
NAND素子Ｖ１７とからなり、第１の記憶素子
SP１１のセツト側の出力ａ１は、OR素子Ｖ１２
の他の一つの入力に接続されており、第１の
AND素子Ｖ１１の他の一つの入力に検査開始信
号が供給されるように構成されてなることを特徴
とする検査回路。 ２ 情報送信器に接続された入力を有する第１の
AND素子Ｖ１１，Ｖ２１，Ｖ３１と、他の情報
送信器に接続された入力を有するOR素子Ｖ１
２，Ｖ２２，Ｖ３２と、第１のAND素子Ｖ１
１，Ｖ２１，Ｖ３１の出力に接続された入力及び
OR素子Ｖ１２，Ｖ２２，Ｖ３２の出力に接続さ
れた他の入力を夫々有するNOR素子Ｖ１３，Ｖ
２３，Ｖ３３と、第１のAND素子Ｖ１１，Ｖ２
１，Ｖ３１の出力に接続された入力及びOR素子
Ｖ１２，Ｖ２２，Ｖ３２の出力に接続された他の
入力を夫々有する第２のAND素子Ｖ１４，Ｖ２
４，Ｖ３４と、前記NOR素子Ｖ１３，Ｖ２３，
Ｖ３３の出力に接続された入力及び第２のAND
素子Ｖ１４，Ｖ２４，Ｖ３４の出力に接続された
他の入力を夫々有したOR回路Ｄ１１，Ｄ１２
と、前記NOR素子Ｖ１３，Ｖ２３，Ｖ３３の出
力に接続された入力及びOR回路Ｄ１１，Ｄ１２
の出力に接続された他の入力を夫々有した第３の
AND素子Ｖ１５，Ｖ２５，Ｖ３５と、前記第２
のAND素子Ｖ１４，Ｖ２４，Ｖ３４の出力に接
続された入力及び前記OR回路Ｄ１１，Ｄ１２の
出力に接続された他の入力を夫々有する第４の
AND素子Ｖ１６，Ｖ２６，Ｖ３６と、第３の
AND素子Ｖ１５，Ｖ２５，Ｖ３５の出力に接続
された入力及び第４のAND素子Ｖ１６，Ｖ２
６，Ｖ３６の出力に接続された他の入力を夫々有
しており、第３のAND素子Ｖ１５，Ｖ２５，Ｖ
３５の前記２つの入力に供給される信号がAND
条件を満足する際に、第３のAND素子Ｖ１５，
Ｖ２５，Ｖ３５から発生される信号によつてセツ
トされ、第４のAND素子Ｖ１６，Ｖ２６，Ｖ３
６の前記２つの入力に供給される信号がAND条
件を満足する際に、第４のAND素子Ｖ１６，Ｖ
２６，Ｖ３６から発生される信号によつてリセツ
トされ、これらセツト、リセツト状態を示す信号
を送出する２つの出力を有した第１の記憶素子
SP１１，SP２１，SP３１と、この第１の記憶素
子SP１１，SP２１，SP３１のセツト側の出力ａ
１に接続された入力ｅ１を有すると共に、この第
１の記憶素子SP１１，SP２１，SP３１のセツト
状態を示す信号によつてセツトされる第２の記憶
素子SP１２，SP２２，SP３２と、第１の記憶素
子SP１１，SP２１，SP３１のリセツト側の出力
ａ２に接続された入力及び第２の記憶素子SP１
２，SP２２，SP３２のセツト側出力ａ１に接続
された他の入力を夫々有するNAND素子Ｖ１７，
Ｖ２７，Ｖ３７とからなり、第１の記憶素子の
SP１１，SP２１，SP３１のセツト側の出力ａ１
は、OR素子Ｖ１２，Ｖ２２，Ｖ３２の他の一つ
の入力に接続されており、第１のAND素子Ｖ１
１，Ｖ２１，Ｖ３１の他の一つの入力に検査開始
信号が供給されるように構成されてなる複数の検
査回路SK１，SK２，SK３と、他の検査回路SK
４とからなり、他の検査回路SK４は、前記複数
の検査回路の第１のAND素子Ｖ１１，Ｖ２１，
Ｖ３１の出力に夫々接続された複数の入力を有す
る他の第１のAND素子Ｖ４１と、複数の前記検
査回路のOR素子Ｖ１２，Ｖ２２，Ｖ３２の出力
に夫々接続された入力を有する他のOR素子Ｖ４
２と、他の第１のAND素子Ｖ４１の出力に接続
された入力及び他のOR素子Ｖ４２の出力に接続
された入力を夫々有する他のNOR素子Ｖ４３
と、他の第１のAND素子Ｖ４１の出力に接続さ
れた入力及び他のOR素子Ｖ４２の出力に接続さ
れた他の入力を夫々有する他の第２のAND素子
Ｖ４４と、他のNOR素子Ｖ４３の出力に接続さ
れた入力及び他の第２のAND素子Ｖ４４の出力
に接続された入力を夫々有した他のOR回路Ｄ１
１，Ｄ１２と、他のNOR素子Ｖ４３の出力に接
続された入力及び他のOR回路Ｄ１１，Ｄ１２の
出力に接続された他の入力を夫々有した他の第３
のAND素子Ｖ４５と、他の第２のAND素子Ｖ４
４の出力に接続された入力及び他のOR回路Ｄ１
１，Ｄ１２の出力に接続された他の入力を夫々有
する他の第４のAND素子Ｖ４６と、他の第３の
AND素子Ｖ４５の出力に接続された入力及び他
の第４のAND素子Ｖ４６の出力に接続された他
の入力を夫々有しており、他の第３のAND素子
Ｖ４５の２つの入力に供給される信号がAND条
件を満足する際に、他の第３のAND素子Ｖ４５
から発生される信号によつてセツトされ他の第４
のAND素子Ｖ４６の２つの入力に供給される信
号がAND条件を満足する際に、他の第４のAND
素子Ｖ４６から発生される信号によつてリセツト
され、セツト状態を示す信号を送出する出力を有
した他の第１の記憶素子SP４１と、この他の第
１の記憶素子SP４１の出力ａ１に接続された入
力ｅ２を有すると共に、この他の第１の記憶素子
SP４１のセツト状態を示す信号によつてリセツ
トされる他の第２の記憶素子SP４２と、他の第
１の記憶素子SP４１の出力に接続された入力及
び他の第２の記憶素子SP４２のセツト側出力ａ
１に接続された他の入力を夫々有する第３のOR
素子Ｖ４７とからなり、他の第１の記憶素子SP
４１のセツト側の出力は、他のOR素子Ｖ４２の
他の一つの入力に接続されており、前記複数の検
査回路は、前置の検査回路のNAND素子Ｖ１７，
Ｖ２７の出力が、これに続く後置の検査回路の第
１のAND素子Ｖ２１，Ｖ３１の他の入力に接続
されており、後置の検査回路の第１の記憶素子
SP２１，SP３１のセツト側出力が、前置の検査
回路の第２の記憶素子SP１２，SP２２をリセツ
トすべく前置の検査回路の第２の記憶素子SP１
２，SP２２のリセツト側の入力に接続されてお
り、この直列に接続された複数の検査回路におい
て最終段の検査回路のNAND素子Ｖ３７の出力は
他の検査回路SK４の第１のAND素子Ｖ４１の他
の入力に接続されており、他の検査回路SK４の
他の第１の記憶素子SP４１のセツト側出力は、
前記最終段の検査回路の第２の記憶素子SP３２
のリセツト側の入力に接続されていることを特徴
とする検査装置。 ３ 前記他の検査回路SK４の前記他の第２の記
憶素子SP４２のセツト側の入力ｅ１は、設備の
作動開始の際、当該他の第２の記憶素子SP４２
をセツトする信号を誘導している導線LSi０に接
続されており、試験過程の間、操作を抑制する信
号を出力する前記第３のOR素子Ｖ４７の出力
は、前記複数の検査回路の夫々の第３のAND素
子Ｖ１５，Ｖ２５，Ｖ３５の他の入力と前記他の
検査回路SK４の他の第３のAND素子Ｖ４５の他
の入力とに夫々接続されており、第３のOR素子
Ｖ４７の出力は、他の第１及び第２の記憶素子
SP４１，SP４２がリセツトされると、設備を抑
制する信号の送出を停止することを特徴とする特
許請求の範囲第２項に記載の検査装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH653175A CH594322A5 (ja) | 1975-05-21 | 1975-05-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51143240A JPS51143240A (en) | 1976-12-09 |
| JPS6269B2 true JPS6269B2 (ja) | 1987-01-06 |
Family
ID=4311064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51058948A Granted JPS51143240A (en) | 1975-05-21 | 1976-05-20 | Safty connection device for elevator provision and others |
Country Status (18)
| Country | Link |
|---|---|
| US (1) | US4088900A (ja) |
| JP (1) | JPS51143240A (ja) |
| BE (1) | BE841981A (ja) |
| BR (1) | BR7603216A (ja) |
| CH (1) | CH594322A5 (ja) |
| DE (1) | DE2621397C2 (ja) |
| EG (1) | EG12851A (ja) |
| ES (1) | ES448143A1 (ja) |
| FI (1) | FI60848C (ja) |
| FR (1) | FR2311743A1 (ja) |
| GB (1) | GB1511753A (ja) |
| HK (1) | HK73278A (ja) |
| HU (1) | HU175100B (ja) |
| IT (1) | IT1060648B (ja) |
| NL (1) | NL184609C (ja) |
| NO (1) | NO140920C (ja) |
| SE (1) | SE423988B (ja) |
| SU (1) | SU736869A3 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2714903C2 (de) * | 1977-04-02 | 1986-07-24 | Degussa Ag, 6000 Frankfurt | Verfahren und Vorrichtung zur kontinuierlichen Verwiegung bzw. kontinuierlichen volumetrischen Dosierung von unverdichtetem, auf pyrogenem Wege hergestelltem Siliciumdioxid |
| DE2842370A1 (de) * | 1978-09-28 | 1980-04-10 | Siemens Ag | Schaltungsanordnung zur ueberwachung des arbeitsablaufes einer signale verarbeitenden einheit |
| ATE126172T1 (de) * | 1990-10-31 | 1995-08-15 | Inventio Ag | Zweikanalige gabellichtschranke in failsafe- ausführung. |
| DE10341324A1 (de) * | 2003-09-08 | 2006-06-01 | Siemens Ag | Verfahren zur Erkennung von fehlerhaften antivalenten Taster- oder Schaltersignalen |
| EP2838827B1 (en) | 2012-04-20 | 2020-07-15 | KONE Corporation | Testing apparatus and safety arrangement |
| DE102021134163A1 (de) | 2021-12-21 | 2023-06-22 | Abberior Instruments Gmbh | Sensorschaltung für eine eine sicherheitsfunktion ausführende vorrichtung, vorrichtung und verfahren zum verarbeiten von messwerten von sensoren |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1055782B (de) * | 1956-03-08 | 1959-04-23 | Stahl R Fa | Sicherheitseinrichtung fuer elektrisch betriebene Aufzuege |
| DE1537379C3 (de) * | 1967-09-22 | 1980-07-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Sicherheitsschaltung zum Durchführen logischer Verknüpfungen für binäre Schaltvariable und deren antivalente Schaltvariable |
| DE2247276C3 (de) * | 1972-09-27 | 1981-06-11 | Siemens AG, 1000 Berlin und 8000 München | Antivalenzkontrolleinrichtung für ein zweikanaliges Schaltwerk |
| US3961688A (en) * | 1974-04-29 | 1976-06-08 | Armor Elevator Company | Transportation system with malfunction monitor |
-
1975
- 1975-05-21 CH CH653175A patent/CH594322A5/xx not_active IP Right Cessation
-
1976
- 1976-05-14 DE DE2621397A patent/DE2621397C2/de not_active Expired
- 1976-05-18 SE SE7605637A patent/SE423988B/xx not_active IP Right Cessation
- 1976-05-18 FI FI761393A patent/FI60848C/fi not_active IP Right Cessation
- 1976-05-19 BE BE167149A patent/BE841981A/xx not_active IP Right Cessation
- 1976-05-19 US US05/687,752 patent/US4088900A/en not_active Expired - Lifetime
- 1976-05-19 GB GB20688/76A patent/GB1511753A/en not_active Expired
- 1976-05-20 FR FR7615218A patent/FR2311743A1/fr active Granted
- 1976-05-20 JP JP51058948A patent/JPS51143240A/ja active Granted
- 1976-05-20 NO NO761711A patent/NO140920C/no unknown
- 1976-05-20 BR BR3216/76A patent/BR7603216A/pt unknown
- 1976-05-20 HU HU76IE743A patent/HU175100B/hu not_active IP Right Cessation
- 1976-05-20 IT IT23452/76A patent/IT1060648B/it active
- 1976-05-21 ES ES448143A patent/ES448143A1/es not_active Expired
- 1976-05-21 SU SU762359543A patent/SU736869A3/ru active
- 1976-05-21 NL NLAANVRAGE7605508,A patent/NL184609C/xx not_active IP Right Cessation
- 1976-05-22 EG EG299/76A patent/EG12851A/xx active
-
1978
- 1978-12-14 HK HK732/78A patent/HK73278A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| NL7605508A (nl) | 1976-11-23 |
| HK73278A (en) | 1978-12-22 |
| NO761711L (ja) | 1976-11-23 |
| NO140920C (no) | 1979-12-12 |
| US4088900A (en) | 1978-05-09 |
| NL184609C (nl) | 1989-09-18 |
| NO140920B (no) | 1979-09-03 |
| FI60848B (fi) | 1981-12-31 |
| GB1511753A (en) | 1978-05-24 |
| HU175100B (hu) | 1980-05-28 |
| SU736869A3 (ru) | 1980-05-25 |
| IT1060648B (it) | 1982-08-20 |
| DE2621397A1 (de) | 1976-12-02 |
| JPS51143240A (en) | 1976-12-09 |
| DE2621397C2 (de) | 1984-05-03 |
| BE841981A (fr) | 1976-11-19 |
| EG12851A (en) | 1979-12-31 |
| ES448143A1 (es) | 1977-07-01 |
| FR2311743B1 (ja) | 1979-09-07 |
| BR7603216A (pt) | 1977-01-18 |
| FI60848C (fi) | 1982-04-13 |
| FR2311743A1 (fr) | 1976-12-17 |
| FI761393A7 (ja) | 1976-11-22 |
| NL184609B (nl) | 1989-04-17 |
| SE7605637L (sv) | 1976-11-22 |
| CH594322A5 (ja) | 1978-01-13 |
| SE423988B (sv) | 1982-06-21 |
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