JPS6271096A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6271096A JPS6271096A JP60210113A JP21011385A JPS6271096A JP S6271096 A JPS6271096 A JP S6271096A JP 60210113 A JP60210113 A JP 60210113A JP 21011385 A JP21011385 A JP 21011385A JP S6271096 A JPS6271096 A JP S6271096A
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- Japan
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- lines
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体−積回路装置に係わり、特しで、読み出
し専用記憶回路の構成方法に関する。
し専用記憶回路の構成方法に関する。
読み出し専用記憶回路の構成はデータの書込み方で分類
すると拡散層方式・イオン注入方式・コンタクト方式が
主なものであり、また回路的にはＮＡＮＤ型とＮＯＲ型
に分類される。
すると拡散層方式・イオン注入方式・コンタクト方式が
主なものであり、また回路的にはＮＡＮＤ型とＮＯＲ型
に分類される。
第３図は拡散層方式・ＮＯＲ型のＲＯＭのセル図面（ａ
）およびその等角回路ｆｂ）である。この方式は最も基
本的な半導体ＲＯＭで％ＭＯ８）ランジスタの有無によ
り情報の１１０を決定する。この方式の場合、ビット線
デコーダで情報の１１０反転がないとすると、０にする
べきビット位置にトランジスタが形成され、そのトラン
ジスタのゲートを兼用するワード線を選択することによ
り、あらかじめプリチャージされたビット線の電位を下
げることで情報を読み出す。１にするべきビット位置に
はトランジスタが形成されず、ただ単にワード線が走り
てｂるだけなので、ビット線の′１位はプリチャージさ
れたときの高電位のまま残る。図中、斜線領域はフィー
ルド領域を示して（へる。
）およびその等角回路ｆｂ）である。この方式は最も基
本的な半導体ＲＯＭで％ＭＯ８）ランジスタの有無によ
り情報の１１０を決定する。この方式の場合、ビット線
デコーダで情報の１１０反転がないとすると、０にする
べきビット位置にトランジスタが形成され、そのトラン
ジスタのゲートを兼用するワード線を選択することによ
り、あらかじめプリチャージされたビット線の電位を下
げることで情報を読み出す。１にするべきビット位置に
はトランジスタが形成されず、ただ単にワード線が走り
てｂるだけなので、ビット線の′１位はプリチャージさ
れたときの高電位のまま残る。図中、斜線領域はフィー
ルド領域を示して（へる。
このような方式のＲＯＭにおいて、その読み出し時間を
決める要因はいろいろおるが、トランジスタを導過状態
にするために選択されたワード線を高電位まで持上げる
ワード線ドライブ時間は、読み出し時間の中のかなりの
部分を占めるのが現状である。
決める要因はいろいろおるが、トランジスタを導過状態
にするために選択されたワード線を高電位まで持上げる
ワード線ドライブ時間は、読み出し時間の中のかなりの
部分を占めるのが現状である。
ワード線遅延時間（ワード線ドライブ時間）はワード線
の抵抗とワード線にぶらさがる容量により決定される。
の抵抗とワード線にぶらさがる容量により決定される。
一般にＲＯＭに書込まれる情報は、Ｉｌｏの割合が予測
不可能なものであるから、読み出し時間を見積る際には
最も悪い１条件で考えなければならない、この方式のＲ
ＯＭの場合、トランジスタが形成されるとそのゲート領
域は非常に薄いゲート酸化膜を通して基板と対向するた
め、大きな容量を持つことになる。−万、トランジスタ
が形成されていない場合は、かなシ厚いフィールド酸化
ｗｉ全通して基板と対向するため、比較的小さン１容量
になる。したがって、ワード線遅延時間の涜悪条件は、
ワード線上のすべてのビット立置くトランジスタが形成
される場合であり、ＲＯＭのスペックはこの最悪条件の
場合を満足するよう決められる。
不可能なものであるから、読み出し時間を見積る際には
最も悪い１条件で考えなければならない、この方式のＲ
ＯＭの場合、トランジスタが形成されるとそのゲート領
域は非常に薄いゲート酸化膜を通して基板と対向するた
め、大きな容量を持つことになる。−万、トランジスタ
が形成されていない場合は、かなシ厚いフィールド酸化
ｗｉ全通して基板と対向するため、比較的小さン１容量
になる。したがって、ワード線遅延時間の涜悪条件は、
ワード線上のすべてのビット立置くトランジスタが形成
される場合であり、ＲＯＭのスペックはこの最悪条件の
場合を満足するよう決められる。
ところが、一般にすべてのビットがＯになるような場合
はあまり多いとは考えられない。にもかかわらず、ＲＯ
Ｍのスペックはこの最悪条件の場合を満足するよう決め
られるから、多くの場合にはこの希なるｉＩｋ悪条件の
ためにより遅い誹み出し時間を我慢して使うか、または
より低い抵抗値をもつ高儲な材料でワード線を構成しな
ければならない。
はあまり多いとは考えられない。にもかかわらず、ＲＯ
Ｍのスペックはこの最悪条件の場合を満足するよう決め
られるから、多くの場合にはこの希なるｉＩｋ悪条件の
ためにより遅い誹み出し時間を我慢して使うか、または
より低い抵抗値をもつ高儲な材料でワード線を構成しな
ければならない。
一方、回路の消費１力を考えると、プリチャージされた
ビット線のうち、選択されたワード線上にトランジスタ
が形成されているものだけがディスチャージされて低電
位になるわけだから、形成さハるトランジスタの故が少
ないほど、消費電力が小さくてすむ。しかし、最悪条件
は、ワード線上のすべてのビット位置にトランジスタが
形成される場合の消費電力を覚悟しなければならない。
ビット線のうち、選択されたワード線上にトランジスタ
が形成されているものだけがディスチャージされて低電
位になるわけだから、形成さハるトランジスタの故が少
ないほど、消費電力が小さくてすむ。しかし、最悪条件
は、ワード線上のすべてのビット位置にトランジスタが
形成される場合の消費電力を覚悟しなければならない。
本発明は上記の問題点を改良して、データの読入出［、
速度や、回路の消費電力を改善した読み出し専用記憶回
路を提供することを目的どする。
速度や、回路の消費電力を改善した読み出し専用記憶回
路を提供することを目的どする。
本発明ではマ） ＩＪクス状Ｈｃ構成された読み出し専
用記憶回路中に％通常の記憶ｔ′ｉ？報とともに、記憶
情報０・記憶情報１と論理６Ｘｘ手段（トランジスタな
ど）の有無の対応関係を記憶しである記憶＠性判別情報
を有する。
用記憶回路中に％通常の記憶ｔ′ｉ？報とともに、記憶
情報０・記憶情報１と論理６Ｘｘ手段（トランジスタな
ど）の有無の対応関係を記憶しである記憶＠性判別情報
を有する。
ビット線のひとつを記憶極性判別情報のため（（使って
、各ワード線ごとの記憶情報と論理演算手段の有ス・頂
の対応関係を出力させ、それぞセ、のワード°線が選ば
れたとき、その記１極性判別情報ビットを参照して池の
通常の出力信号を反転−非反転し、正しく記憶情報０−
記憶情？！１を作成する回路を持つことが特徴である。
、各ワード線ごとの記憶情報と論理演算手段の有ス・頂
の対応関係を出力させ、それぞセ、のワード°線が選ば
れたとき、その記１極性判別情報ビットを参照して池の
通常の出力信号を反転−非反転し、正しく記憶情報０−
記憶情？！１を作成する回路を持つことが特徴である。
これにより、各ワー・ド線上に存在する論理演算手段の
数をビット線の数の半分以上または半分以下のいずれか
都合の良い方に制限できる。
数をビット線の数の半分以上または半分以下のいずれか
都合の良い方に制限できる。
本発明によれば、マトリクス状に摘取されたメモリ領域
の各ワード線上に存在する論理演算手段の数を、ビット
線の数の半分以上または半分以下のいずれか都合の良Ａ
方に制限できる。
の各ワード線上に存在する論理演算手段の数を、ビット
線の数の半分以上または半分以下のいずれか都合の良Ａ
方に制限できる。
このため、データの読み出し速度や回路の消費電力など
の最悪値を、各ワード線上に存在する論理演算手段の数
が、ビット線の数と同じ場合の値からビット線数の半分
の場合の値に、または、０の場合の値からビット線数の
半分の場合の値に、それぞれ改善でき、より高性能な読
み出し専用記憶回路を提供することができる。
の最悪値を、各ワード線上に存在する論理演算手段の数
が、ビット線の数と同じ場合の値からビット線数の半分
の場合の値に、または、０の場合の値からビット線数の
半分の場合の値に、それぞれ改善でき、より高性能な読
み出し専用記憶回路を提供することができる。
第１図に本発明を用いた場合のＲＯＭの構成例を、第２
図に本発明を用しへない場合のＲＯＭの構成例を、それ
ぞれ示す。
図に本発明を用しへない場合のＲＯＭの構成例を、それ
ぞれ示す。
第１図の場合、情報を記憶するセルのビット線（１−４
’）の他に、記憶情ＩＡＯ・記憶情報１とトランジスタ
の有無の対応関係を記憶しである記憶礪性判別情報用セ
ルのビット線（１−・４′）をもつ。
’）の他に、記憶情ＩＡＯ・記憶情報１とトランジスタ
の有無の対応関係を記憶しである記憶礪性判別情報用セ
ルのビット線（１−・４′）をもつ。
ＲＯＭのアドレスがアトシス線（１１３に与えらｔＩる
と、その一部をワード線デコーダ（１−２）にエリデコ
ードしてワード線（１−３）ｃうちのひとつ力°ドライ
ブされ高電位になる。するとそのワード線上のトランジ
スタ（１−５）の有無によりピッ゛・線（１−４）の状
態、および記憶極性判別情報用のビット線１’ １−４
’ ）の状態が決まる。ビット線の出力はビット線デコ
ーダ（１６／により選択されてそのうちのひとつが出力
され、さらに排イ、監的論理和回路（１−８）により記
憶極性判別情報用ビットを参照して反転・非反転されて
、正しい記憶情報Ｏ・記憶情報１となって出力線（１−
’；）に現れる。これにより、記憶情報Ｏ・記憶情報１
のうちいずれでも少なか方の情報のビット位置−トラン
ジスタを形成することができるから、各ワード線上に存
在するトランジスタ数をビット線数の半分以）に制限で
きるため、最悪条件はワード線上の半分のビットにトラ
ンジスタが形成される場合を考えればよい。
と、その一部をワード線デコーダ（１−２）にエリデコ
ードしてワード線（１−３）ｃうちのひとつ力°ドライ
ブされ高電位になる。するとそのワード線上のトランジ
スタ（１−５）の有無によりピッ゛・線（１−４）の状
態、および記憶極性判別情報用のビット線１’ １−４
’ ）の状態が決まる。ビット線の出力はビット線デコ
ーダ（１６／により選択されてそのうちのひとつが出力
され、さらに排イ、監的論理和回路（１−８）により記
憶極性判別情報用ビットを参照して反転・非反転されて
、正しい記憶情報Ｏ・記憶情報１となって出力線（１−
’；）に現れる。これにより、記憶情報Ｏ・記憶情報１
のうちいずれでも少なか方の情報のビット位置−トラン
ジスタを形成することができるから、各ワード線上に存
在するトランジスタ数をビット線数の半分以）に制限で
きるため、最悪条件はワード線上の半分のビットにトラ
ンジスタが形成される場合を考えればよい。
さて、第１図の＋＋！甘は本発明を用いなレー第２図の
場合に比べて排他的論理和回路（１−・８）を通る分だ
け読み出し時間が長くなるように思われるが、！’！と
んどの場合についてはその心配はない。ＬＳＩ内部でひ
とつのゲートによる遅延よりもワード線遅延のほうが一
般にかなり大きく、それを大＠に減らすことができれば
、ゲートひとつ分の遅延増を補って余りある力島らでち
る。
場合に比べて排他的論理和回路（１−・８）を通る分だ
け読み出し時間が長くなるように思われるが、！’！と
んどの場合についてはその心配はない。ＬＳＩ内部でひ
とつのゲートによる遅延よりもワード線遅延のほうが一
般にかなり大きく、それを大＠に減らすことができれば
、ゲートひとつ分の遅延増を補って余りある力島らでち
る。
一方、回路の消費電力を考えると、プリチャージされた
ビット線のうち、トランジスタが形成さ°れているビッ
ト線だけがディスチャージされて低電位になるわけだか
ら、トランジスタの数が少ない方が低消費電力になる。
ビット線のうち、トランジスタが形成さ°れているビッ
ト線だけがディスチャージされて低電位になるわけだか
ら、トランジスタの数が少ない方が低消費電力になる。
本発明を用いたＲＯＭの場合、各ワード線上に形成され
るトランジスタの数ｄピッ）４１ｉｆｆの半分以下にで
きるから、一度の読み吊しでディスチャージされるビッ
ト線はたかだか半分ということになシ、消費電力の最悪
条件も、かなり改善される。
るトランジスタの数ｄピッ）４１ｉｆｆの半分以下にで
きるから、一度の読み吊しでディスチャージされるビッ
ト線はたかだか半分ということになシ、消費電力の最悪
条件も、かなり改善される。
第１図は本発明を用いた場合のＲＯｈ、ｉの構成例を示
す図、第２図は本発明を用いない場合のＲ，ＯＭの構成
例を示す図、第３図は一般に広く使われてＬＭる拡散層
方式・ＮＯＲ型のＲＯＭのセル図面およびその等価回路
を示す図である。 第】図において、 ■−１・・ＲＯＭアドレス指定線 １−２・・・ワード線デコーダ １−３・・・ワード線 １−４・・・ビット線 １−４′・・・記憶極性判別情報用ビット線１−５・・
・トランジスタ １−６・・・ビット線デコーダ １−７・・データ出力線
す図、第２図は本発明を用いない場合のＲ，ＯＭの構成
例を示す図、第３図は一般に広く使われてＬＭる拡散層
方式・ＮＯＲ型のＲＯＭのセル図面およびその等価回路
を示す図である。 第】図において、 ■−１・・ＲＯＭアドレス指定線 １−２・・・ワード線デコーダ １−３・・・ワード線 １−４・・・ビット線 １−４′・・・記憶極性判別情報用ビット線１−５・・
・トランジスタ １−６・・・ビット線デコーダ １−７・・データ出力線
Claims (1)
- 複数の入力線および出力線より成る方形領域に配列さ
れる行線・列線の所定の交点のみに論理演算手段を配置
して、前記複数の入力線に入力信号が与えられた際、該
入力信号の関数として前記論理演算手段により定められ
る出力信号を前記複数の出力線に取り出す読み出し専用
記憶回路において、前記出力線のひとつを、前記入力線
ごとに記憶情報０・記憶情報１と前記論理演算手段の配
置・非配置関係を対応付ける記憶極性判別情報の記憶の
ために使い、かつ該記憶極性判別情報ビットを使つて他
の出力信号を反転・非反転し、正しく記憶情報０・記憶
情報１を作成する回路を持つことにより、前記複数の入
力線の各線上に配置される前記論理演算手段の数を前記
出力線数の半分以下または半分以上にしたことを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210113A JPS6271096A (ja) | 1985-09-25 | 1985-09-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210113A JPS6271096A (ja) | 1985-09-25 | 1985-09-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6271096A true JPS6271096A (ja) | 1987-04-01 |
Family
ID=16584016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210113A Pending JPS6271096A (ja) | 1985-09-25 | 1985-09-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271096A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0917154A3 (en) * | 1997-11-13 | 1999-11-03 | STMicroelectronics, Inc. | Programmed memory with improved speed and power consumption |
| JP2005537551A (ja) * | 2002-08-29 | 2005-12-08 | サンディスク コーポレイション | データ格納システムにおけるシンボル頻度の同レベル化 |
| JP2015500546A (ja) * | 2011-12-08 | 2015-01-05 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 不揮発性メモリデバイス及びかかるデバイスのプログラミング方法 |
-
1985
- 1985-09-25 JP JP60210113A patent/JPS6271096A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0917154A3 (en) * | 1997-11-13 | 1999-11-03 | STMicroelectronics, Inc. | Programmed memory with improved speed and power consumption |
| JP2005537551A (ja) * | 2002-08-29 | 2005-12-08 | サンディスク コーポレイション | データ格納システムにおけるシンボル頻度の同レベル化 |
| JP2015500546A (ja) * | 2011-12-08 | 2015-01-05 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 不揮発性メモリデバイス及びかかるデバイスのプログラミング方法 |
| US9646700B2 (en) | 2011-12-08 | 2017-05-09 | Silicon Storage Technology, Inc. | Non-volatile memory device and a method of programming such device |
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