JPS627241A - 特定パタン信号の検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル多重化通信に利用する。本発明は、
受信される高速パルス列信号の中から、位相を識別する
ための特定パタンの信号を検出する装置に関する。

〔概　要〕

本発明は、受信される高速パルス列信号の中から特定パ
タン信号を検出する回路において、到来する直列信号に
対してｌビットずつ位相の異なる複数Ｍビット毎の複数
Ｎ個の並列信号を取り出し、このＮ個の並列信号につい
てそれぞれ個別にＮ個のパタン検出回路によりパタン検
出を行うことにより、 全体として回路素子数は増大しても、低速回路で特定パ
タンとの相関を検出することができる経済的な回路を得
るものである。

〔従来の技術〕

従来例パタン検出回路のうち直列信号をそのまま入力し
て特定パタンの検出を行う構成では、基準パタンとの相
関値を計算する部分の回路が複雑でかつ大規模になり高
速動作に適さない。

また、低速のＮ列の並列信号に変換した後でＮ個の低速
のパタン検出回路を用いて検出を行う構成でも、伝送路
での誤りを所定のしきい値まで許容するので複数のパタ
ン検出回路から同時または時間的に異なって検出パルス
が出力される場合が特に考慮されていない。したがって
、一般的にはある時間幅（ウィンド）内で一番最後に検
出された検出パルスが有効になり、その後の論理処理を
行う時間位置が規定されている。

〔発明が解決しようとする問題点〕

例えば、インテルサットＴＤＭＡ／ＤＳ　Ｉ衛星通信方
式では、インテルサットＴＤＭＡ／ＤＳ　！系統仕様Ｂ
Ｇ〜４２−６５　Ｅ　（ＩＮ置ＳＡＴ　ＴＤＭＡ／ＤＳ
ＩＳＹＳＴＥＭ　５ＰＥＣＩＦＩＣＡＴＩＯＮ　ＢＧ−
４２−６５Ｅ）に準拠して各局の送出するバーストの先
頭にそのバーストの時間位置を示す２４ビットのユニー
クワードを二回連続して送信する。このユニークワ−ド
パクンを受信側で直列信号から直列処理にて検出する手
段として、システムクロック周波数の６０ＭＨ２で動作
するパタン検出回路が必要であるが、２４ビット中の５
ビット以内の誤りを許容してもユニークワードパタンと
みなすので、基準パタンとの相関値を計算したり、また
復調位相のあいまい度が存在するときに、復調データ列
が二列の間での入れ替えおよび反転が生じた場合でも正
しくユニークワードパタンを検出しなければならず、高
速ユニークワード検出部の回路が複雑であり規模が大き
くなり、消費電力が大きくなるなどの欠点がある。

また、受信データ列をいったん低速に変換した後に複数
Ｎ個の低速パタン検出回路で検出する。

このような構成では、Ｎ相分の分周位相毎に動作するユ
ニークワードパタン検出回路を用いなければならないの
で、直列並列変換回路が複数個必要になり、また検出回
路毎の分周位相が異なるので、検出回路の検出パルス出
力は入力直列データ列と同程度の高速ビットの精度が要
求され、さらに一つのウィンド内で複数のパルス検出回
路から検出パルスが出力された場合が考慮されていない
などの欠点があった。

本発明は、このような欠点を除去するもので、小規模な
手段で正しいパタン検出が実行できる特定パタン信号の
検出回路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、到来する直列信号を並列信号に変換する直列
並列変換回路と、この直列並列変換回路の出力並列信号
から特定パタンの信号を検出するパタン検出回路とを備
えた特定パタン信号の検出回路において、上記直列並列
変換回路の出力から、上記到来する直列信号に対して１
ビットずつ位相の異なる複数Ｍビット毎の複数Ｎ個の並
列信号を取り出すシフトレジスタを備え、上記パタン検
出回路は、このＮ個の並列信号についてそれぞれ上記特
定パタンと所定以上の相関を検出するＮ個の回路を含み
、このＮ個の回路のうち所定の始点より最先に相関を検
出した回路の位相を分周位相と判定する分周位相判定回
路を備えたことを特徴とする。

〔作　用〕

本発明の回路では、パタン検出回路をＮ個並列的に動作
させることになるが、各パタン検出回路は受信信号のク
ロック信号に対して１／Ｈの周波数で動作するので、回
路全体の素子数は多くなっても、高速動作する回路素子
の数は著しく少なくなり、全体として回路が経済化され
、消費電力を少なくすることができる。

〔実施例〕

以下、本発明実施例回路を図面に基づいて説明する。

第１図は本発明の基本構成を示すブロック構成図である
。

まず、本発明の基本動作を第１図に基づいて説明する。

高速入力信号データは直列並列変換回路１で分周器２の
分周出力クロックに基づいて８本の並列低速信号に変換
される。８本の並列低速信号は１／Ｎクロツクでシフト
するＮ列のシフトレジスタ３に入力される。Ｎ１列のシ
フトレジスタ３の出力のうち高速側で１ビットずつ位相
のずれたＭビットがＮｆｉ取り出され、それぞれＮ個の
パタン検出回路４−１〜４−ｎに入力され、ここで基準
パタンとの相関値が計算される。このパタン検出は各々
入力信号のＮビット毎に行われるので、このパタン検出
回路４−１〜４−ｎは１／Ｎの速度で動作する。パタン
検出回路４−１〜４−ｎでパタン検出されて出力される
検出パルスはＮビットの幅を有する。

各々のパタン検出回路４−１〜４−ｎの検出パルス出力
の一方は分周位相判定回路５に入力され、Ｎ個のパタン
検出回路４−１〜４−ｎのうちどのパタン検出回路で最
も速く検出されたかによって検出分周位相が判定される
。また、外部から人力される検出ウィンド内で同時に複
数のパタン検出回路から検出パルスが出力された場合に
は、最も早い分周位相の検出パルスが有効であると判定
される。

有効と判定された検出パルスを出力したパタン検出回路
以外のＮ−１個のパタン検出回路は分周位相判定回路５
の出力により検出動作が中断される。

これにより、検出後の同一ウィンド内での誤検出が防止
される。また、分周位相判定回路５０判定結果は、例え
ば符号化されて分周位相選択回路６と配列変換回路７と
に入力される。分周位相選択回路６では、分周器２から
入力されるＮ個の分周クロックの中から分周位相判定回
路５の判定結果で指定される唯一の分周位相が選択され
て出力される。選択されて出力された分周位相は各々の
パタン検出回路４−１〜４−ｎの出力の論理和出力と論
理積演算されて直列信号の１ビット幅の精度の検出パル
スが生成される。配列変換回路７では、直列並列変換回
路１の並列出力信号が分周位相判定回路５の判定結果に
基づき検出パルスを基準にして時間的に並べ換えられる
。これにより、受信側でのバースト毎に必要とされるデ
スクランブル、信号分離、多数決判定および誤り訂正復
号などの論理処理が低速の直列処理で可能になる。

次に、本発明実施例装置の動作を第２図ないし第５図に
基づいて説明する。

第２図および第４図は、Ｎ＝３、Ｍ＝３およびｎ＝２で
ある実施例回路の構成を示すブロック構成図である。第
３図は第２図に示す実施例回路の直列並列変換回路１０
とシフトレジスタ３００Å出力信号を示すタイムチャー
トである。

第３図の入力データ列（ａｌは直列並列変換回路１０で
三列の並列信号に変換され、時間的に早い順に三列のシ
フトレジスタ３０に蓄積される。シフトレジスタ３０か
らは、第３図の（ｂ）、（Ｃ１および（ｄ）に示されて
いるように、互いに１ビットずつ位相がずれた組合せで
三個の３ビットパタン検出回路４１．４２および４３に
それぞれ入力される。３ビットパタン検出回路４１では
（ｂ＋　、ｂＺ　、ｂ３）の組合せで相関検出が行われ
、次のタイミングでは（ｂ＜、ｂｓ　、ｂｈ　）の組合
せで相関検出が行われるので、直列処理のパタン検出に
比較して！／３の動作速度で処理が行われる。（ｂ２、
ｂ３、ｂ４）の組合せおよび（ｂ３、ｂ４、ｂ、）の組
合せのパタン検出は３ビットパタン検出回路４２および
４３のそれぞれで行われる。ここで、（ｂ３、ｂ４、ｂ
、）が検出されるべきパタンであるとすると、第３図ｆ
８）に示されるタイミングで３ビットパタン検出回路４
３より３ビット幅の検出パルスが出力される。

３ビットパタン検出回路４１．４２および４３で検出さ
れた３ビット幅の検出パルスは第４図に示される分周位
相判定回路５０に入力され、各々の入力は分岐してオア
論理素子５１とプライオリティエンコーダ回路５２に人
力される。検出ウィンド内でどれか一つでも検出された
場合には、検出制御信号が各パタン検出回路に出力され
、パタン検出回路４１．４２および４３で検出後の同一
ウィンド内での誤検出が禁止される。分岐された一方の
検出パルス４１０．４２０および４３０は、プライオリ
ティエンコーダ５２でどの分周位相で検出されたかを示
す２ビットに符号化される。プライオリティエンコーダ
５２により同時に検出パルスが入力された場合には、時
間的に早い検出パルスが優先的に符号化される。第２図
および第４図には検出パルス４１０、検出パルス４２０
および検出パルス４３０の優先順位で符号化される。分
周比を表すＮが大きいほど低速の同一ビット内での検出
パルスが同時に出力される確率が増えるので、プライオ
リティエンコーダ５２の誤検出防止効果は顕著になる。

パタン検出回路４３でパタン検出された場合には、第３
図に示すように、プライオリティエンコーダ５２から（
１，０）の判定結果が出力される。判定結果（１，０）
は分周位相選択回路６０と配列変換回路７０とに入力さ
れる。分周位相判定回路６０では、第５図のタイミング
チャートで示されるように、３ビット幅の検出パルス（
ｅｌに対して（ｆ）で示される分周位相１．２および３
が入力されるが、判定結果（１、Ｏ）によって第４図の
分周位相選択回路６０のセレクタ６１により分周位相３
が選択され、第５図の（幻に示される選択分周位相が出
力され、３ビット幅検出パルス（ｅ）と論理積演算が行
われ、最終的にｌビット幅検出パルスｆｈ）が生成され
る。また、配列変換回路７０では、６ビットシフトレジ
スタの出力のうち互いに１ビットずつ位相の異なる三組
が三つのセレクタ７゛１．７２および７３に入力され、
判定結果（１，０）に基づき配列変換データ７１０．７
２０および７３０には各々（ｂ３、ｂ４、ｂ、）が出力
され、次の１ビット後には、その後の論理処理が並列処
理しやすいようにユニークワードパタンの後の最初のビ
ットｂ６が配列変換データ７１０に選択されて出力され
る。

これら一連のパタン検出は、一般にバースト毎に行われ
るので分周位相の判定結果もバースト毎に変わるが、配
列変換回路７０の出力には常にユニークワードパタンの
後の最初のビットが配列変換データ７１０に出力される
ように動作している。

この実施例回路はＮ＝３、Ｍ＝３の場合であるが、Ｎお
よびＭが任意の正の整数であっても本発明を実施するこ
とができる。

また、この実施例回路の配列変換回路７に含まれるシフ
トレジスタをシフトレジスタ３と兼用しても本発明を実
施することができる。

また、この実施例回路の分周位相判定回路５に含まれる
論理和素子と論理和素子８と兼用しても本発明を実施す
ることができる。

〔発明の効果〕

本発明は、以上説明したように、低速で動作するパタン
検出回路を用いて高速データ列のパタン検出が可能であ
るので、高速動作する回路が少なくて済み、したがって
回路の消費電力化、高速化が図れる効果がある。

【図面の簡単な説明】

第１図は本発明の基本構成を示すブロック構成図。 第２図および第４図は本発明実施例装置の構成を示すブ
ロック構成図。 第３図および第５図は本発明実施例装置の動作を示すタ
イムチャート。 １．１０・・・直列並列変換回路、２．２０・・・分周
器、３．３０・・・シフトレジスタ、４．４１．４２．
４３・・・パタン検出回路、５．５０・・・分周位相判
定回路、６．６０・・・分周位相選択回路、７．７０・
・・配列変換回路、８．５１・・・論理和素子、９・・
・論理積素子、５２・・・プライオリティエンコーダ、
６１．７１．７２．７３・・・セレクタ。 （ｑ） 実施例回路の部分構成図 篇　２　図 （Ｑ）　　・　ｂｌｌ）２ｂ３ｂ４ｂＳ眺ｂ７ｂ８−ｂ
ｌｏ　　・・・　　　　・・ｂＯｂ３ｂ６ １ｂ４ｂ７ ｂｚ　　　　　ｂｓ　　　　　ｂａ （ｅ） 実施例の動作説明図 兇　３　図

Claims (1)

【特許請求の範囲】
1. （１）到来する直列信号を並列信号に変換する直列並列
   変換回路と、 この直列並列変換回路の出力並列信号から特定パタンの
   信号を検出するパタン検出回路と を備えた特定パタン信号の検出回路において、上記直列
   並列変換回路の出力から、上記到来する直列信号に対し
   て１ビットずつ位相の異なる複数Ｍビット毎の複数Ｎ個
   の並列信号を取り出すシフトレジスタを備え、 上記パタン検出回路は、このＮ個の並列信号についてそ
   れぞれ上記特定パタンと所定以上の相関を検出するＮ個
   の回路を含み、 このＮ個の回路のうち所定の始点より最先に相関を検出
   した回路の位相を分周位相と判定する分周位相判定回路
   を備えた ことを特徴とする特定パタン信号の検出回路。