JPS6275540U - - Google Patents
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- Publication number
- JPS6275540U JPS6275540U JP16422685U JP16422685U JPS6275540U JP S6275540 U JPS6275540 U JP S6275540U JP 16422685 U JP16422685 U JP 16422685U JP 16422685 U JP16422685 U JP 16422685U JP S6275540 U JPS6275540 U JP S6275540U
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- JP
- Japan
- Prior art keywords
- rtu
- cpu
- error
- end section
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- Prior art date
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- 230000005540 biological transmission Effects 0.000 claims description 3
- 230000010365 information processing Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Computer And Data Communications (AREA)
Description
第１図は本考案の一実施例の構成図、第２図は
従来装置の構成図、第３図は本考案の高速情報処
理装置におけるフローチヤートである。 １……フロント・エンド部、２……ＤＭＡチヤ
ンネル、３……ＤＭＡメモリ部、４……ライト処
理部、５……編集処理部、６……送信処理部、７
……モデム、８……伝送路、９……受信処理部、
１０……編集処理部、１１……リード処理部、１
２……合理性チエツク部。
従来装置の構成図、第３図は本考案の高速情報処
理装置におけるフローチヤートである。 １……フロント・エンド部、２……ＤＭＡチヤ
ンネル、３……ＤＭＡメモリ部、４……ライト処
理部、５……編集処理部、６……送信処理部、７
……モデム、８……伝送路、９……受信処理部、
１０……編集処理部、１１……リード処理部、１
２……合理性チエツク部。
Claims (1)
- 親局（制御用計算機ＣＰＵ）と子局（リモート
・ターミナル・ユニツトＲＴＵ）を伝送路により
接続しＣＰＵからＲＴＵの制御対象設備をコント
ロールするシステムにおいて、ＣＰＵとＲＴＵを
結ぶフロントエンド部に合理性チエツク機能を設
け、当該フロントエンド部でエラー処理を行いエ
ラーの重要度に応じて計算機に報告することを特
徴とした高速情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16422685U JPS6275540U (ja) | 1985-10-28 | 1985-10-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16422685U JPS6275540U (ja) | 1985-10-28 | 1985-10-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6275540U true JPS6275540U (ja) | 1987-05-14 |
Family
ID=31093148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16422685U Pending JPS6275540U (ja) | 1985-10-28 | 1985-10-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6275540U (ja) |
-
1985
- 1985-10-28 JP JP16422685U patent/JPS6275540U/ja active Pending
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